Асинхронный последовательный регистр

Регистр имеет также инверсный 1и прямой 12 информационные входы,управляющий вход 13 записи, одиннадцать элементов И-ИЛИ-НЕ 14-24, инвертор 25, инверсный 26 и прямой 275информационные выходы и управляющийвход 28 записи.Асинхронный последовательный регистр работает следующим образом,Наборы значений на входах 11 и 12регистра соответствуют: 10 - источникпередает ноль, 01 - источник передает единицу, 11 - источник не передает информации и регистр, набор 00 -запрещен,Наборы значений на выходах 26 и 27регистра соответствуют: 01 - регистрпередает в приемник ноль, 10 - регистр передает в приемник единицу; 2000 - регистр не передает в приемникинформацию, состояние 11 в процессеработы регистра не возникает.Состояние ячейки 1 (значения наинформационных выходах 9 и 10) соответствует: 001 - в ячейке записанноль, 100 - в ячейке записана единица, 010 - значение разряда совпадает со значением предыдущего разряда,000 - информация в ячейке стерта,Приведенное кодирование состоянийячейки означает, что первые и третьицепочки 2 ячеек 1 регистра образуютканалы, за которыми закреплены соответственно единичное и нулевое значения разрядов сдвигаемого кода, а35вторые цепочки 2 этих ячеек 1 - канал для передачи признака совпадениязначения очередного разряда сдвигаемого кода со значением предыдущего разряда.Таким образом, если соседние разряды сдвигаемого кода имеют различное значение, соответствующие этимразрядам единицы продвигаются по различным каналам - первому и третьему, если эти разряды имеют одинаковоезначение, соответствующие им единицыпродвигаются по первому (третьему)и второму каналам, Этим обеспечивается продвижение единиц,соответствующих соседним разрядам сдвигаемогокода, вплотную друг за другом, чтоповышает быстродействие регистра посравнению с быстродействием одного55канала, так как в последнем единицы продвигаются с интервалом неменьшим, чем в одну ячейку. В результате время между записью в 1-ю ячейку 1 регистра соседних разрядов сдвигаемого кода в предлагаемом асинхронном регистре составляет 4 Г,Указанную дисциплину распределения информации по каналам регистра обеспечивает схема соединения его с источником информации, В исходном состоянии на информационных входах регистра зафиксирован набор "11", При этом трехстабильный триггер, образованный элементами 17-19, находится в фазе хранения информации (пусть, например, в него записан набор "010"), в соответствии.с этим на выходах элементов 14-16 устанавливается набор "101" и первая ячейка регистра хранит информацию, записанную в трехстабильном триггере на элементах 1-19, т,е. набор "ОО", на выходе элемента 20 (управляющем выходе регистра 13) при этом устанавливается значение "0", Пусть во всех остальных ячейках регистра информация стерта (т,е, они находятся в состоянии "000"), а на управляющем входе 28 зафиксирована "1", Допустим, что на одном из информационных входов 11 или 12 появляется значение "0", Тогда трехстабильный триггер на элементах 17-19 переключается в новое состояние "100" или "001" соответственно, Переключение этого триггера вызывает изменение значения на управляющем выходе регистра 13 с "0" на "1", что является индикацией окончания фазы записи информации из источника, После этого источник вновь устанавливает на информационных входах регистра 11, 12 значение "1" что вызывает перепись информации из триггера на элементах 17-19 в триггер на элементах 14-16. Затем информация из первой ячейки регистра переписывается во вторую ячейку, после чего в первой ячейке сначала информация стирается (состояние "000"), что разрешает перепись информации из второй ячейки регистра в третью, а потом ячейка переходит в состояние, соответствующее информации, записанной в триггере на элементах 17-18, т.е. "100" или "001", Запись информации в первую ячейку регистра и в трехстабильный триггер на элементах 14-16 вызывает изменение значения на выходе 13 регистра с "1" на "Р". При этом схема соединения регистра с источником оказыва 5 14 ется в состоянии, аналогичном исходному, с отличным от него состоянием трехстабильных триггеров на элементах .14-16 и 17-19.Если теперь значение "0" появляется на другом информационном входе регистра (в отличие от предыдущего случая), переключение схемы соединения с источником происходит аналогично описанному, и после гашения источником информации на входах в первую ячейку регистра записывается значение очередного разряда сдвигаемого кода,.отличное от значения предыдущего разряда, Если значение "0" появляется на том же информационном входе регистра, что и в предыдущем случае, трехстабильный триггер на элементах 17-19 устанавливается в состояние "010", что вызывает запись единицы во вторую цепочку 2 первой ячейки 1 регистра после гашения источ ником информации на входах регистра. Запись единицы во вторую цепочку 2 ячейки 1 означает, что в соответствии с кодированием, совпадение значений очередного и предыдущего разрядов. Введение перекрестных связей между соседними цепочками ячейки препятствует записи информации в любую цепочку ячейке, уже хранящей какую-либо информацию, что обеспечива ет правильное функционирование регистра при любых задержках его элементов и при любом их соотношении.Для преобразования информации, записанной в регистр, в соответствии с описанной дисциплиной, в парафазную служат элементы 23, 24 и 21, 22, Последние два образуют КЯ-триггер, который устанавливается в нулевое (единичное) состояние при появлении значения "1" на выходе 10 первой (тре- тьеР) цепочки 2 предпоследней ячейки и значения "1" на выходе 9 первой (третьей) цепочки 2 предпоследней ячейки регистра. Значение ."1" может появиться на выходе 1 О одной из трех цепочек 2 последней ячейки 1 регистра при наличии значения "1" на его управляющем входе 28, При этом, если значение "1" появляется на выходе 10 первой или третьей цепочки 2 последней ячейки 1, на выходах элементов 23 и 24 устанавливаются значения "1" в соответствии с состоянием КЯ-триггера, образованного элементами 21 и 22. Если значение "1",появляется81859 6 эти значения появляются на информаци 10 онных выходах 26 и 27, на управляю 40,цессе работы с регистром приемник первую порцию информации, принятую 45 процессе его начальной установки. Регистр может быть использован для 50 вносит задержку в работу регистра с учетом которой его быстродействие15 20 25 30 н выходе 10 второй цепочки последней и выходе 9 второй цепочки предпослед-,ней ячеек, то на выходах элементов23 и 24 устанавливаются значения "1"независимо от состояния этого КБ-триггера, После того, как на выходах 23 и 24 появляются значения "1", т,е,щем входе 28 может быть установлено значение "0", которое вызывает стирание информации в последней ячейке 1 регистра и появление на выходах 10 всех ее цепочек 2 значения цО", В результате этого на выходе одного иэ элементов 23, 24 (т.е, на одном из информационных выходов 26 или 27 регистра) появляется значение "0" в соответствии с состоянием КБ-триггера, образованного элементами 21 и 22.Для установки регистра в исходное состояние приемник перед началом работы при зафиксированном значении "11" на информационных входах регистра осуществляет последовательный прием информации из регистра, пока все ячейки за исключением первой, не будут очищены, прием информации из регистра может быть произведен не более чем п аз, где и - число ячеек регистра, Информация, записанная в первую ячейку регистра, в начальном состоянии соответствует состоянию трехстабильного триггера на .элементах 14-16 и не соответствует никакой информации, передаваемой источником в регистр, поэтому в пропосле начала передачи информации источником, игнорирует так же, как ите, что приняты им из регистра в согласования последовательных устройств, между которыми передается информация, обрамленная стартовым и стоповым битами.Быстродействие регистра без учета схемы соединения его с источником составляет 4,где- задержка КИОП-транзистора, схема соединения(время между записью соседних разрядов сдвигаемого кода) составляет 10;такое же, как в известном регистре.Оценивая затраты оборудования числом транзисторов на реализацию ячейки регистра, получим 39 КМОП-транзисторов для предложенного регистра и 54 КМОП-транзистора для известного. Формула изобретения Асинхронный последовательный регистр, содержащий ячейки памяти, каждая из которых состоит из трех инверторов и трех логических элементов, причем логические элементы каждой ячейки памяти, кроме первой, содержат пять транзисторов и-типа и шесть транзисторов р-типа, а логические элементы первой ячейки памяти содержат четыре транзистора п-типа и пять транзисторов р-типа, причем в каждом логическом элементе каждой ячейки памяти сток первого транзистора и-типа соединен с истоком второго транзистора п-типа, сток которого .соединен с истоком третьего транзистора и-типа, исток первого транзистора и-типа каждого логического элемента каждой ячейки памяти соеди-. нен с входом соответствующего инвертора данной ячейки памяти, затворы первого и второго транзисторов п-типа соединены соответственно с затворами первого и второго транзисторов р-типа, а также с входами других инверторов данной ячейки памяти соответственно, затвор третьего транзистора.п-типа соединен с затвором тре-, тьего транзистора р-типа, сток первого транзистора р-типа соединей с истоком первого транзистора и-типа и со стоками второго и пятого транзисторов р-типа, а его исток - с шиной питания регистра и с истоками второго, третьего и пятого транзисторов-типа, затворы четвертых транзисто-, ров и- и р-типов соединены с выходом соответствующего инвертора, в каждом логическом элементе каждой ячейки памяти, кроме первой, сток третьего транзистора и-типа соединен с истоком пятого транзистора п-типа, затвор пятого транзистора р-типа каждого логического элемента каждой ячейки памяти, кроме последней, соединен с входом соответствующего инвертора последующей ячейки памяти, о т л и ч а ю щ и й с я тем, что, с целью упрощения регистра, он содержит одиннадцать элементов И-ИЛИ-НЕ 5 10 15 20 25 30 35 40 45 50 55 и инвертор, причем первый и второйвходы первой группы И первого, второго и третьего элементов И-ИЛИ-НЕсоединены соответственно с выходамивторого и третьего, первого и третьего и первого и второго элементовИ-ИЛИ-НЕ, выходы четвертого, пятогои шестого элементов И-ИЛИ-НЕ соединены соответственно с первыми входами вторых групп И первого, второгои третьего элементов И-ИЛИ-НЕ, а также с первыми входами первой, второйи третьей групп И седьмого элементаИ-ИЛИ-НЕ соответственно, выходы четвертого и шестого элементов И-ИЛИ-НЕсоединены с первыми входами первыхгрупп И шестого и четвертого элементов И-ИЛИ-НЕ, выход пятого элементаИ-ИЛИ-НЕ соединен с первыми входамивторой и третьей групп И четвертогои шестого элементов И-ИЛИ-НЕ, вторыевходы вторых групп И которых соединены .с выходом второго элементаИ-ИЛИ-НЕ и с вторыми входами первойи третьей групп И седьмого элементаИ-ИЛИ-НЕ, выход четвертого элементаИ-ИЛИ-НЕ соединен с первыми входамипервой и второй групп И пятого элемента И-ИЛИ-НЕ, второй вход второйгруппы И которого соединен с выходомпервого элемента И-ИЛИ-НЕ, а также свторым и третьим входами второй итретьей групп И седьмого элементаИ-ИЛИ-НЕ, выход шестого элементаИ-ИЛИ-НЕ соединен с первыми входамитретьей и четвертой групп И пятогоэлемента И-ИЛИ-НЕ, второй вход третьей группы которого соединен с выходом третьего элемента И-ИЛИ-НЕ итретьими входами второй и первойгрупп И седьмого элемента И-ИЛИ-НЕ,вторые входы первой и третьей группИ четвертого, первой группы И пятого, второй группы И первого и второго элементов И-ИЛИ-НЕ являются инверсным, а вторые входы четвертойгруппы И пятого, первой и третьейгрупп И шестого, второй группы Итретьего и третьи входы второй группы И второго элементов И-ИЛИ-НЕ -прямым информационными входами регистра, выходы инверторов первойячейки памяти регистра соединены соответственно с четвертыми входамипервой, второй и третьей групп Иседьмого элемента И-ИЛИ-НЕ, выход которого является управляющим выходомзаписи регистра, в каждом логическомэлементе каждой ячейки памяти, кро"ме первой, затвор пятого транзистора и-типа соединен с затвором шестого транзистора р-типа, исток и сток , которого соединены соответственно с истоком и стоком третьего транзистора р-типа, исток четвертого транзистора и-типа каждого логического элемента каждой ячейки памяти соединен со стоком второго транзистора п-типа, а его сток в каждом логическом элементе каждой ячейки памяти, кроме первой, - со стоком пятого транзистора п-типа, а в каждом логическом элементе первой ячейки памяти - со стоком третьего транзистора п-типа, сток четвертого транзистора и-типа каждого логического элемента каждой ячейки памяти, кроме последней, соединен с выходом соответствующего инвертора последующей ячейки памяти, затвор третьего транзистора и-типа каждого логического элемента каждой ячейки памяти, кроме первой, соединен с выходом соответствующего инвертора предыдущей ячейки памяти, затвор пятого транзистора и-типа каждого логического элемента -й ячейки памяти, 1=3,п, соединен с входом соответствующего инвертора (-2)-й ячейки памяти, в каждом логическом элементе каждой ячейки памяти сток четвертого транзистора р-типа сое" динен со стоком первого транзистора р-типа, а исток - со стоком третьего транзистора р-типа, выход четвертого, пятого и шестого элементов И-ИЛИ-НЕ соединены соответственно с затворами третьих транзисторов п-типа первого, второго и третьего логических элемеитов первой ячейки памятисоответственно, выходы первого, второго и третьего элементов И-ИЛИ-НЕ, соединены соответственно с затворами пятых транзисторов п-тип первого,второго и третьего логических элементов второй ячейки памяти, выходы 5восьмого и девятого элементов И-ИЛИНЕ соединены с первыми входами первой группы И девятого и восьмого элементов И-ИЛИ-НЕ, первый и второйвходы второй группы И восьмого элемента И-ИЛИ-НЕ соединены с выходомпервого инвертора последней ячейкипамяти и входом первого инвертора предпоследней ячейки памяти,а первый и второй входы второй группы И девятого элементаИ-ИЛИ-НЕ - с выходом третьего инвертора последней ячейки памяти и с входом третьего инвертора предпоследней ячейки памяти, первые входы первой и второй групп И десятого элемента И-ИЛИ-НЕ соединены с первым входомвторой группы И и с выходом восьмогоэлемента И-ИЛИ-НЕ соответственно,апервые входы второй группы И одиннадцатого элемента И-ИЛИ-НЕ соединеныс первым входом второй группы И ивыходом девятого элемента И-ИЛИ-НЕсоответственно, выходы десятого иодиннадцатого элементов И-ИЛИ-НЕ 3 р являются соответственно инверсным ипрямым информационными выходами регистра, выход второго инвертора последней и вход второго инвертора предпоследней ячеек памяти соединенысоответственно с первым и вторым вхо,дами третьих групп И десятого и одиннадцатого элементов И-ИЛИ-НЕ, входинвертора соединен со стоками четвертых транзисторов и-типа логических 40 элементов последней ячейки памяти иявляется управляющим входом считывания регистра, а выход инвертора - сзатворами пятых транзисторов р-типалогических элементов последней ячейки памяти.1481859 Составитель А.Дерюгинедактор И,Шмакова Техред А.Краввчук Корректор О.Кравцова 9 5 Зака ж 55 По сное ГКНТ СС В Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина, 10 осударственного комит 113035, Иоскв,г по изобретениям иЖ, Раушская наб ткрытиям д. 4/5