Микропроцессор

СОЮЗ СОВЕТСКИСОЦИАЛИСТИ 4 ЕСКРЕСПУБЛИК 801336 6 1 15 00 ИТЕТ СССР Й И ОТКРЫТ ГОСУДАРСТВЕННЫИ К ПО ДЕЛАМ ИЗОБРЕТЕН ИСАНИЕ ИЗОБРЕТЕНИ инутиц рягиц Л сорные ствия. М ис. 49 б. 49 а. Р(56) Березенко А. И., Козарьян А. Р. Микропроцеты повышенного быстродеии связь, 1981, с. 84 - 88, рТам же, с. 84 - 86, рис.(57) Изобретение относитсной технике, в частности сорным системам с микропрограммным управленцем, и может быть использовано в устройствах обработки тслевцзцоццого изображения. Целью изобретения является повышение производительности микропроцессора. С этой целью в микропроцессор, содержащий первый олок 3 памяти, регистр 1 микро- команд и операционный блок 5, введены второй блок 4 памяти и блок 2 синхронизации ц формирования признаков, условий, содержащий регистр условий, мультиплексор условий, включающий дешифратор, группу элементов И и элемент ИЛИ, элементы И ц элементы НГ.7 ил.1Изобретение относится к вычислительной технике, а в частности к микропроцессорным системам с микропрограммным управлением, и может быть использовано в устройствах обработки телевизионного изображения.Целью изобретения является повышение производительности микропроцессора.На фиг. 1 представлена функциональная схема микропроцессора; на фиг. 2 схема блока синхронизаци и обработки признаков; на фиг. 3 - алгоритмы функционирования микропроцессора; на фиг. 4 алгоритм взаимодействия блоков памяти и микрокоманд регистра; на фиг. 5 и 6 блок-схемы программы и распределения микрокоманд в блоках памяти соответственно; на фиг. 7 - операционный блок.Микропроцессор содержит (фиг. 1) регистр 1 микрокоманд, блок 2 синхронизации и формирвания признаков условий, блоки 3 и 4 памяти и операционный блок 5.Блок 2 содержит (фиг, 2) регистр 6 условий, мультиплексор условий, включающий дешифратор 7, группу элементов И 8.1 8.п и элемент ИЛИ 9, а также первый элемент НЕ 10, элементы И 11.1 и 11.2 и второй элемент НЕ 12.Операционный блок 5 содержит (фиг. 7) восемь операционных элементов 13.1, , 13.8, схему 14 ускоренного переноса и дешифратор 15. Элементы 13 могут быть выполнены в виде микросхем К 589 ИК 02, а схема 14 - в виде микросхемы К 589 ИКОЗ.Микропроцессор работает следующим образом.Для выборки первой микрокоманды программы на вход начальной установки микропроцессора подается импульс, который обнуляет регистр 1, а также устанавливает в начальное состояние блок 2. В результате на адресные входы первого и второго блоков памяти (блоки 3 и 4 соответственно) поступает нулевой код с регистра 1, а на управляющие входы блоков 3 и 4 поступают соответственно логические О и 1 с первого и второго выходов блока 2, т,е. разрещающий сигнал поступает на блок 4.Таким образом, первая микрокоманда программы должна размещаться по нулевому адресу блока 4. Ограничений на адреса остальных микрокоманд нет, за исключением требования размещать две микрокоманды, следующие за условным переходом, по одному и тому же адресу в блоках 3 и 4. После появления первой микрокоманды параллельно начинаются три процесса: выборка следующей микрокоманды по адресу, определяемому кодом адресного поля первой микрокоманды (этому полю соответствуют первые выходы блоков 3 и 4), дешифрация вида перехода (номера признака при условном переходе и номера блока памяти при безусловном переходе) блоком 2 по сигналу управления из поля условия микрокоманды (поле микрокоманды, соответст 2вующее четвертым выходам блоков 3 и 4) выполнение микроинструкций (Г) и выработка признаков ПР. тр.) блоком 5 (например, в качестве признаков ПРвпу.р могут использоваться сигналы предварительных переносов, вырабатываемые в блока 5). К моменту окончания выборки следующей микрокоманды блок 2 вырабатывает разрешающий сигнал на управляющий вход одного из блоков 3 или 4, разрешая выдачу второй микро- команды. С ее появлением начинается вто 510 рой такт работы микропроцессора. В микропроцессоре происходят полное наложение процедур выборки микрокоманды из памяти (из блока 3 или 4) и выполнение микроинструкции (Г) в блоке 5 (в известном уст ройстве несмотря на конвейерную организацию взаимодействия микропрограммного устройства управления и центрального процессора полного наложения этих процедур не происходит). Это уменьшает длительность такта микропроцессора. Кроме того, условный переход осуществляется за один такт.Так как адрес обеих микрокоманд, следующих за условным переходом, одинаков, то он выдается в микрокоманде с условным переходом, не дожидаясь достоверности сиг нала признака (по состоянию которого произойдет ветвление); происходит выборка обеих микрокоманд параллельно с выполнением микрокоманды, по результату которой произойдет условный переход. К концу такта выборка обеих микрокоманд завершится, вы полняется текущая микрокоманда и формируется сигнал признака: взависимости от состояния признака в следующем такте выдается одна из выбранных микрокоманд.Таким образом, отсутствует необходимость в выполнении дополнительного пустого так та, присущего известному микропроцессору.Блоки 2 и 5 микропроцессора, а такжевнешние устройства управляются сигналами соответствующих полей микрокоманды. Для нормальной работы этих блоков необходимо, 40 чтобы в течение такта в микрокоманде отсутствовали случайные состояния, какие-либо переключения, т.е. достоверная микрокоманда.выдается от начала такта до самого его конца. Для обеспечения этого требования используется регистр 1 (фиг, 4). При 45 выдаче микрокоманды одним из блоков 3или 4 эта микрокоманда записывается в регистр 1, в этот момент буфер регистра 1 отключен. Одновременно с этим начинается выборка информации из блоков 3 и 4 по сле дующему адресу микрокоманды, т.е. актив ный блок памяти (тот, который выдает текущую микрокоманду) через некоторое время начнет переключать свои состояния на выходах, Чтобы не допустить попаданий этих переключений на шину микрокоманды (т.е.выдачи недостоверных состояний в микроко маиде в середине такта), буфер активногоблока памяти отключается. Синхронно включается буфер регистра 1, который становится источником микрокоманды до конца3такта. Так как в регистр 1 занесена текущая микрокоманда, то на шине микрокоманды переключений не происходит. К концу такта внутри блоков 3 и 4 завершится выборка информации и на буфер одного из этих блоков поступает разрешающий сигнал, Синхронно на буфер регистра 1 поступает запрещающий сигнал. В результате на шине микрокоманд появляется очередная микрокоманда. Синхронизация всех этих переключений осуществляется сигналами с выходов блока 2.Регистр 1 необходим также для остановки циклов выборки микрокоманд из блоков 3 и 4 в режиме остановки всего микропроцессора. Дело в том, что первые выходы блоков 3 и 4 непосредственно соединены с их адресными входами. Такое соединение само по себе привело бы к автогенерации. Однако, если, имея регистр 1 во второй половине такта, когда микрокоманда записана в регистр 1 и выдается им на шину микро- команд заморозить это состояние, т.е. не подавать разрещающего сигнала на один из блоков 3 или 4 и не снимать разрешающий сигнал с регистра 1, то происходит остановка в процедуре выдачи микрокоманд. Для остановки всего микропро цессора необходимо также прекратить подачу синхроимпульсов на блок 5. Все это (т.е. полная остановка микропроцессора) достига ется прекращением подачи синхроимпульсов на соответствующий вход микропроцессора. Частный случай остановки - такт с растянутой длительностью (при работе с медленно действующими внешними устройствами); для реализации которого достаточно задержать поступления очередного синхроимпульса на микропроцессор.При условном переходе из поля условия микрокоманды в регистр 6 (фиг. 2) поступает номерпризнака (1=1п), по состоянию которого происходит условный переход. Код этого поля записывается в регистр 6, дешифрируется узлом 7 и состояние 1-го признака через 1-й элемент И 8 - 1 поступает на элемент ИЛИ 9. Если 1-й признак равен логическому О, то на выходе элемента 9 будет логический О, а на выходе элемента НЕ 10 - логическая 1. В этом случае открыт для прохождения сигнала элемент И 11 - 2, выход которого управляет буфером блока 4, т.е. условный переход по 1-му признаку, равному логическому О, произойдет в блок 4. Если 1-й признак равен логической 1, то в результате будет открыт для прохождения сигнала элемент И 11 - 1, т.е. условный переход произойдет в блок 3. При безусловном переходе в блок 3 в поле условия микрокоманды записывается состяние =п+1. При дешифрации этого состояния логическая 1 появляется на соответствующем выходе дешифратора 7 и поступает на (п+1) -й вход элемента ИЛИ 9. В результате разрешающий сигнал поступает на элемент И 11 - 1, т е. микроко 1 О 5 20 25 30 35 40 45 50 55 4манда выдается блоком 3. При безусловном переходе в блок 4 в поле условия микрокоманды записывается состояние 1=0. Нулевой выход дешифратора не используется, т.е. на всех его выходах с 1-го по (и+1)-й будет логический О, в результате очередная микрокоманда выбирается из блока 4. Разрешающим сигналом для блоков 3 и 4 служит синхросигнал, проходящий через элемент И 11 - 1 или элемент И 11 - 2 на управляющий вход блока 3 или 4. Кроме того по синхросигналу происходит запись микрокоманды в регистр 1. Синхросигнал, проходя через элемент НЕ 12, управляет буфером регистра 1: в момент высокого уровня синхросигнала логическая 1 поступает на первый или второй выход блока 2 (открывается буфер одного из блоков 3 или 4), а на буфер регистра 1 поступает запрещающий сигнал, в момент нулевого уровня синхросигнала на управляющие входы блоков 3 и 4 поступает логический О (т.е.буферы блоков 3 и 4 закрыты), а на управляющий вход регистра 1 - логическая 1, открывающая его буферы. В этот момент возможна остановка микропроцессора (при замораживании нулевого уровня синхросигнала) .При реализации блока 2 возможны варианты, обусловленные конкретными временными соотношениями функционирования блоков и элементов микропроцессора. Например, для увеличения быстродействия блока 2 (в тех случаях, когда остальные блоки работают более быстро) можно отказаться от дешифратора 7, записывая в регистр 6 однопозиционный (унитарный) код.Это целесообразно при небольшом количестве признаков, так как унитарное кодирование увеличивает разрядность микрокоманды. Возможен вариант блока 2, в котором отсутствует регистр 6, в том случае, когда дешифратор 7 имеет большую задержку (например, при большом количестве признаков); которая заменяет конвейерную задержку регистра 6, т.е. дешифратор кроме функции дешифрации выполняет функцию динамического элемента памяти. В этом случае поле микрокоманды должно быть соединено с регистром 1 аналогично всем остальным полям, так как необходимо сохранить состояние поля условия до конца такта. Дешифратор 7 представляет для дешифра ции время, почти равное длительности такта (т.е. дешифратор 7 может быть. многоразрядным).При распределении микрокоманд в памяти (фиг. 5 и 6) первая микрокоманда Ррасполагается по нулевому адресу блока 4, В адресное поле первой микрокоманды записывается адрес второй микрокоманды (например, А), в поле условия - номер блока памяти при безусловном переходе (О илг и+1) или номер признака (1=1п) при условном переходе. Пусть переход по второй микрокоманде Р 2 происходит в ячейку А бло1336023 Формула изобретения Сна Пхнут ПР 61 Фунт б КРг 5ка 4, тогда в поле условия (УСЛ 1) первой микрокоманды должен быть записан нулевой код, Таким образом, полный код первой микрокоманды: А 1, 0 Р 1, УСЛ 1. Переход от второй микрокоманды к третьей также безусловный. Если третью микро- команду расположить по адресу АО блока памяти 3., то полный код второй микрокоманды равен АО, и+1, Г 2, УСЛ 2. От третьей микрокоманды происходит условный переход по признаку номер один (Пр. 1) к микрокоманде Г 4 при Пр. 1=0 или к микрокоманде Р 5 при Пр 1=1. Микрокоманды Г 4 и Р 5 должны быть расположены по одному адресу, например по А 2, причем микрокоманда Г 4 должна располагаться в блоке 4, а Г 5 - в блоке 3. Исходя из расположения микрокоманд Г 4 и Р 5 и номера признака для условного перехода заполняются адресное поле и поле условия микрокоманды РЗ, А 2, 1 РЗ, УСЛ 3 и тд. Микропроцессор, содержащий первый блок памяти, регистр микрокоманд и операционный блок, синхровход, информационный вход, первый и второй информационные выходы которого соединены соответственно с синхровходом микропроцессора, информационным входом микропроцессора, информационным и адресным выходами микропроцессора, первый, второй информационные выходы и синхровход регистра микрокоманд подключены соответственно к входу микроинструкций операционного блока, управляющему выходу микропроцессора и ьсинхровходу микропроцессора, отличающийся тем, что, с целью повышения производительности, он содержит второй блок памяти, регистр условий, мультиплексор условий, два элемента И и два элемента НЕ, причем ад ресные входы первого и второго блоков памяти соединены с третьим информационным выходом регистра микрокоманд, синхровход, вход сброса и выход регистра условий подключены соответственно к синхровходу и вхо ду начальной установки микропроцессора и адресному входу мультиплексора условий, первый и второй информационные входы и выход которого соединены соответственно с выходом признака результата операционного блока, входом внешних условий микро процессора и первым входом первого элемента И, вход и выход первого элемента НЕ подключены соответственно к выходу мультиплексора условий и первому входу второго элемента И, вторые входы первого и второго элементов И и вход второго элемента НЕ соединены с синхровходом микропроцессора, входы управления отключением выходов первого и второго блоков памяти и регистра микрокоманд подключены к выходам соответственно первого и второго элементов И и второго элемента НЕ, вход сброса регистра микрокоманд соединен с входом на.чальной установки микропроцессора, выходы поля микроинструкций, поля операции и поля адреса первого и второго блоков памяти подключены соответсгвенно к первому, 3 п второму и третьему информационным входам регистра микрокоманд, а также его первому, второму и третьему информационным выходам, а выходы поля условия первого и второго блоков памяти соединены с информационным входом регистра условий.1336023 и нрономандадаетсяаиятью енп 7 . онюои анобни Рог 5 ы 5 рона но 5 оя монрономан РН нуле од Юрана слйюцая миирононанда Начало оыоорнимИ следующей минр номанды 0 ончание быборнминрономанды,Кыдоча минро -намондьк по сигналу с бра/7 дешисрроция Фидаперекода, Йдачаупр 01 ляющего согнала но один из 3 тнпамяти по согнлу пригнана илибезуслобна онрономанйаВекпс ддернюдася) бурерм регистрам начало дыпол минроинсп 7 ру г Ьроботва енник призн для 6 СОП 00 нчание дьпопненоя монроонапруицоо, гапось инсрормацоо К быодные регисспрь (яр. 0 аннык), быьача инсрармацои на А- каоные шины1336023 иг. А 2 АЗ фщ 5 Х- безроюцчное состояние АО А 1 А 9 А 5 Адресная уПР бСОПчасов инро ЦПР 5 нешн.инар унцияСоставитель Г. ВиталиевРедактор Л. Гратилло Техред И. Верес Корректор Г. РешстникЗаказ 3804/45 Тираж 672 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 45Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4