Вычислительное устройство

ТЕНИ Б ВУ иист ванне но-мо 1984ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛ(54) ВЪЧИС;И ТЕЛ ЪНОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и может быть использовано при построении надежных арифметических устройств, Целью изобретения является повьппение достверности функционирования за счет введения контроля выполнения арифметических и логических операции. С зтой целью в устройство, содержашее блок 1 оперативной памяти, первый сумматор б, два мультиплексора 2, 3 данных, первый сдвигатель 8 и первый регистр О результата, введены второй сумматор 7. третий и четвертыи мультиплексоры 4, 5 данных, второй сдвигатель 9, второй регистр 11 результата, блок 12 элементов И.гИ и алемент И 13. 2 ил. 1 табл.1336022 20 Операции сумматора 1 т з тг О О О О Г=1О О О 1 Г=Н-К О О 1 О Г=в-Но ог=к+нО 1 О О Г=Н О 1 О О 1 1 О Г=К о о о о г=о г=в и н о о 1Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении надежных арифметических устройств. Целью изобретения является повышение достоверности функционирования за счет введения контроля выполнения арифметических и логических операций. На фиг. 1 - представлена функциональная схема устройства; на фиг. 2 - временная диаграмма выполнения в устройстве операции сложения с контролем. Устройство содержит (фиг, 1) блок 1 оперативной памяти, четыре мультиплексора 2 - 5 данных, два сумматора 6 и 7, два сдвигателя 8 и 9, два регистра 10 и 11 результата, блок элементов ИЛИ 12 и элемент И 13, первый вход 14 адреса операнда, первый вход 15 выбора операнда, информационный выход 16, выход 17 признака ошибки, вход 8 управления направлением сдвига, вход 19 операции устройства, второй вход 20 выбора операнда, вход 21 разрешения приема и второй вход 22 адреса операнда. Запись результата в регистры 10 и 11 осуществляется по сигналу 23 управления (фиг. 2). Сумматоры 6 и 7 выполнены на основе универсального комбинационного сумматора, В таблице приведены значения функций Г и признаков сравнения К на выходе сумматора 6(7) в зависимости от кода операции, поступающего на вход 19 устройства. О 1 О К=в ИСКЛЮЧЛЮШЕЕ НЕ-ИЛИ Н1 О 1 1 Г=к ИСКЛЮЧгн 91 ЕЕ НЛИ Яо о г=к и нО 1 г=к нг;нлн нО г=в не-и нг=к илн н К - признак сравнения операндов В и я; К = 1 при В = Я;К = О при К Ф Б. 5 1 О 15 25 30 35 40 45 50 55 2В основу всех операций, выполняемых в устройстве, положен базовый помехоустойчивый оператор вида(А 1 егА 2)2" =А 2,при этом А 2= А 1)А 2) 2,если К 1=Ко=1; неверный результат, еслиК 1=0 или Ко=О, в этом случае командаповторяется;где (А 1), А 2) - значения операндов,размещенных по адресам А 1 и А 2;1. = 1,2 - номер сумматора;1 = 1,2п - количество допустимых повторений;- признак выполненияодной из арифметических либо логическихопераций;гп - коэффициент сдвига;К 1, К 2 - сигналы признаковсравнения результатов операций сумматора.Рассмотрим выполнение данного оператора на примере выполнения операциисложения (фиг. 2). Реализация его осуществляется за четыре такта. В первом такте из блока 1 по адресам А 1 (вход 14) иА 2 (вход 22) одновременно считываютсяоба операнда и через открытые управляющими сигналами (входы 15 и 20) первыевходы мультиплексоров 2 - 5 поступают навходы сумматоров 6 и 7. Во втором тактев обоих сумматорах параллельно и синхронно выполняется операция в соответствии скодом микрокоманды сложения, поступающим на вход 19. В этом же такте результат операции с выходов сумматоров поступает на входы сдвигателей 8 и 9, в которыхв соответствии с поступающим по входу 18сигналом осуществляется сдвиг информации на величину гп и далее по сигналам23 осуществляется ее запись в регистры 10 и11. В третьем такте по управляющим сигналам (входы 5 и 20) открываются вторые входы мультиплексоров 2 - 5 и результаты выполненной в каждом сумматореоперации с выходов регистров 10 и 11 поступают на входы сумматоров 6 и 7.Начиная с третьего такта, сумматоры 6и 7 работают в режиме компаратора в соответствии с кодом микрокоманды вычитания (таблица), поступающим на вход 19, иформируют сигналы признаков сравнения К,которые поступают с вторых выходов сумматоров 6 и 7 на вход элемента 13, выходкоторого подключен к выходу 17, при этомсостояние регистров 10 и 11 не изменяется. В случае сравнения результатов операции в обоих сумматорах элемент 13 выдаетсигнал разрешения, в соответствии с которым в четвертом такте производится зались результатов сложения из регистров10 либо 11 через блок 12 в блок 1 по управляющему сигналу с входа 2 разрешенияФормула изобретения 3приема и формируется новый код операции. Запись результатов операции в блок 1 осуществляется по адресу А 2, синхронно подаваемому на входы 14 и 22.В случае несравнения результатов операции на выходе элемента 13 формируется сигнал запрета, запись в блок 1 в четвертом такте не производится, код операции не изменяется и она повторяется. При превышении числа допустимых повторений включаются контролирующие тесты для определения отказавшего сумматора и по управляющим сигналам (входы 15 и 20) устройство переводится в режим работы с одним сумматором. Вычислительное устройство, содержащее блок оперативной памяти, первый сумматор, два мультиплексора данных, первый сдвигатель и первый регистр результата, информационный вход и синхровход которого соединены соответственно с выходом первого сдвигателя и синхровходом устройства, первый и второй адресные входы, вход разрешения записи, первый и второй выходы блока оперативной памяти подключены соответственно к первому и второму входам адреса операнда и входу разрешения приема устройства и первым информационным входам первого и второго мультиплексоров данных, первый и второй информационные входы, управляющий вход и информационный выход первого сумматора соединены соответственно с выходами первого и второго мультиплексоров данных, входом операции устройства и информационным входом первого сдвигателя, управляющий вход которого подключен к входу управления направлением сдвига устройства, а управляющие входы первого и второго мультиплексоров данных соединены с первым входом выбора операн 5 10 15 20 25 30 35 да устройства, отличающееся тем, что, с целью повышения достоверности функционирования за счет введения контроля выполнения арифметических и логических операций, оно содержит второй сумматор, третий и четвертый мультиплексоры данных, второй сдвигатель, второй регистр результата, блок элементов ИЛИ и элемент И, первый и второй входы и выход которого подключены соответственно к выходам признака ошибки первого и второго сумматоров и выходу признака ошибки устройства, первые информационные входы третьего и четвертого мультиплексоров данных соединены соответственно с первым и вторым выходами блока оперативной памяти, управляющие входы третьего и четвертого мультиплексоров данных подключены к второму входу выбора операнда устройства, первый и второй информационные входы, управляющий вход и информационный выход второго сумматора соединены соответственно с выходами третьего и четвертого мультиплексоров данных, входом операции устройства и информационным входом второго сдвигателя, управляющий вход и выход которого подключены соответственно к входу управления направлением сдвига устройства и информационному входу второго регистра результата, синхровход которого соединен с синхровходом устройства, выход первого регистра результата подключен к первому входу блока элементов ИЛИ и вторым информационным входам первого и четвертого мультиплексоров данных, выход второго регистра результата соединен с вторым входом блока элементов ИЛИ и вторыми информационными входами второго и третьего мультиплексоров данных, а выход блока элементов ИЛИ подключен к информационному выходу устройства и информационному входу блока оперативной памяти.Л УЗС Составитель ГТехред И, ВересТираж 672 итали Корректор В. ЬутяПодписное й и открытий Проектная, 4 114 др.РЗУ) Л(4 др,ОУ) ДЪц Гл.1 А дих бл.13 Редактор Л. ГрвтиллоЗаказ 3804/45ВНИИПИ Государствен113035. МПроизводственно-пол иг ного комитета СССР по делам изобретен осква, Ж 35, Раушская наб., д. 4/5 рафическое предприятие, г, Ужгород, ул