Умножитель частоты

ОЮЗ СОНЕТСКИХ ОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 19) О 1) 316 1)4 С 06 Р 7 ИДЕТЕЛЬСТ Н АВТОРСНО 011316/24-24 0.01.863,08,87. Бюл. ензенский полипеил.Ж ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ститут(57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих устройств аналого-цвого преобразования частоты в кЦель изобретения - повышение позащищенности умножителя. Предламый умножитель содержит блок 1ления, счетчик 2, узел 3 перепирегистр 4,сумматор 5, счетчикэлемент 7 задержки и выход 8 светствующими связями. Устройствосуществляет перемножение входнчастоты на коэффициент, причемние задачи подавления помех продится путем статической обработреальном масштабе времени текотсчетов - кодовых эквивалентовриодов преобразуемого сигнала.13323Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих устройств аналого-цифрового1)преобразования частоты в код,Цель изобретения - повышение помехозащищенности умножителя.На фиг. 1 представлена функциональная схема умножителя частоты;на фиг. 2 - функциональная схемаблока управления.Умножитель частоты содержит блок1 управления, первый счетчик 2, узел3 переписи, регистр 4, сумматор 5,второй счетчик 6, элемент 7 задержкии выход 8, причем первый вход блока1 управления соединен с информационным входом умножителя, второй входблока 1 управления соединен с выхо 20дом переполнения первого счетчика 2,шина "11 уск" умножителя соединена стретьим входом блока 1 управления,четвертый вход которого соединен сшиной "Стоп" умножителя, первый выход блока 1 управления соединен свходом установки первого счетчика 2в единичное состояние, второй выходблока 1 управления соединен с синхровходом регистра 4, разрядные выходы30которого соединены соответственно синформационными входами сумматора 5,инверсные выходы которого соединенысоответственно с установочными входами первого и второго счетчиков 2и 6, третий выход блока 1 управления 35соединен с входом разрешения записипервого счетчика 2, вход записи "1"в младший разряд которого соединен счетвертым выходом блока 1 управления,пятый выход которого соединен с входом разрешения записи регистра 4,шестой выход блока 1 управления соединен с управляющим входом узла 3 пе резаписи и с входом записи информации в знаковый разряд сумматора 5, 15вход разрешения записи которого соединен с седьмым выходом блока 1 управления, а входы сброса сумматора5 и второго счетчика 6 соединены свосьмым выходом блока 1 управления, 5 Одевятый выход которого соединен сосчетным входом второго счетчика 6,выход переполнения которого соединен,с выходом 8 умножителя и через элемент 7 задержки - с собственным вхо бдом разрешения записи, прямые разрядные выходы первого счетчика 2 соеди"иены соответственно с входами первойгруппы узла 3 перезаписи, инверсные16 г разрядные выходы первого счетчика 2 соединены соответственно с входами второй группы узла 3 переписи, выходы которого соединены соответственно с информационными входами регистра 4.Блок 1 управления умножителя частоты содержит первый триггер 9, первый элемент ИЛИ 1 О, первый элемент И 11, первый элемент 12 задержки, второй элемент И 13, второй триггер 4, третий элемент И 15, генератор 16 тактовых импульсов, элемент НЕ 17, чет" вертый элемент И 18, первый и второй регистры 19 и 20 сдвига, счетчик 21, постоянный запоминающий узел (ПЗУ) 22, группу элементов И 23, второй элемент ИЛИ 24, второй элемент 25 задержки, третий элемент ИЛИ 26, третий триггер 27,. делитель 28 частоты и чет" вертый и пятый элементы ИЛИ 29 и 30, причем первый вход блока 1 управления соединен с первым входом первого элемента И 11, второй вход которого соединен с выходом первого триггера 9, а выход первого элемента И 1 соединен с первым входом второго элемента И 13 и через первый элемент 12 задержки с входом установки в "1" второго триггера 14, выход которого соединен с вторым входом второго элемента И 13 и первыми входами третьего и четвертого элементов И 15 и 18, вторые входы которых соединены с входом элемента НЕ 17 и с выходом генератора 16 тактовых импульсов, второй вход блока 1 управления соединен с первым входом четвертого элементом ИЛИ 29 и с входом установки в "1" третьего триггера 27 вход установки в "0" которого соединен с выходом пятого элемента ИЛИ 30, первый вход пятого элемента ИЛИ 30 соединен с входами установки в "О" счетчика 21, первого и второго регистров 19 и 20 сдвига и второго триггера 14, входом установки в "1" первого триггера 9, третьим входом блока 1 управления и первым входом первого элемента ИЛИ 10, выход которого соединен с первым выходом блока 1 управления, второй выход которого соединен с выходом второго элемента 25 задержки, выход второго элемента И 3 соединен с входом синхронизации первого регистра 19 сдвига, выход третьего элемента И 15 соединен с управляющим входом перво го регистра 19 сдвига, первый выход которого соединен с третьим выходомз 13323 блока 1 управления, второй вход первого элемента ИЛИ 10 соединен с вторым выходом первого регистра 19 сдвига, третий выход которого соединен со счетным входом счетчика 21 и входом синхронизации второго регистра 20 сдвига, управляющий вход которого соединен с выходом элемента НЕ 17, выход четвертого элемента И 18 соеди 10 нен с входом делителя 28 частоты, выход которого соединен с вторым входом четвертого элемента ИЛИ 29, выход которого соединен с четвертым выходом блока 1 управленияи разряд 915 ных выходов второго регистра 20 сдвига соединены с входами второго элемента ИЛИ 24 и с первыми входами элементов И 23 группы, вторые входы которых соединены соответственно с и- выходными разрядами ПЗУ 22, адресные входы которого соединены соответственно с разрядными выходами счетчика 21, (и+1)-й разрядный выход второго регистра 20 сдвига соединен с вторым25 входом пятого элемента ИЛИ 30 и с пятым выходом блока 1 управления, шестой выход которого соединен с выходом третьего триггера 27, выходы элементов И 23 группы соединены с входами третьего элемента ИЛИ 26, выход которого соединен с седьмым выходом блока 1 управления, восьмой выход которого соединен с входом установки в "1" первого триггера 9, вход установки в 0" которого соединен с четвер тым входом блока 1 управления, девятый выход которого соединен с выходом генератора 16 тактовых импульсов,выход второго элемента ИЛИ 24 соединен с входом второго элемента 25 задержки.40Эффективное помехоподавление достигается на основе методов сужения полосы пропускания . - усреднения сигналов, интегрирования, апериодического . усреднения. При этом конкретное со держание преобразования зависит от оператора 11(р), определяющего форму связи выходного и входного сигналов. С точки зрения помехоустойчивости наиболее целесообразно возло жить на данный оператор функцию скользящего интегрирования входного сигна-. ла, когда сигналы на входе и выходе связаны соотношением16 аВзаимосвяэи выходной и входной величин в данном случае соответствует передаточная функцияТаким образом, как показывает анализ выражения для АЧХ, в том случае,когда период исходного сигнала хкратен интервалу Т,преобразовательне воспринимает переменной составляющей х. Это определяет присущееинтегрирующим преобразователям свойство подавления периодических помехи снижение уровня высокочастотныхпомех.Таким образом, решение задачи подавления помех, обуславливающих флуктуацию фронтов импульсных сигналов,производится путем статистической обработки в реальном масштабе временитекущих отсчетов - кодовых эквивалентов М периодов преобразующего сигТнала,В предлагаемом устройстве усреднение текущих отсчетов кодовых эквивалентов М , выполняется путем реалиТзации выражения;-Тгде Ти - интервал интегрирования. Если шаг алгоритма изменяетсяпозаконуЗК 3=1 В, К=1,2,3 (6)513то шаг является оптимальным, так какоценка текущего среднего совпадает соценкой, определяемой в видекЯК= - ,Е И,1К Данный алгоритм известен как дискретный аналог интегратора,- Если К в выражении (5) прини" .мает постоянные значения, начиная с г-го отсчета, то выходной сигнал связан с входным сигналом соотношением (1). При этом АЧХ данного звена определяется как (4), что определяет помехоустойчивые свойства алгоритма (5).Умножитель частоты работает следующим образом.В начальный момент времени сигналом "Пуск" обеспечивается установка в исходное состояние триггеров 9, 14 и 27, счетчика 21, регистров 19 и 20 сдвига блока 1 управления. Данный сигнал сбрасывает в нулевое состояние также сумматор 5 и второй счетчик 6. Триггер 9 блока 1 управления устанавливается в единичное состояние. Затем сигнал проходит через элемент ИЛИ 10 блока 1 управления и поступает на вход установки счетчика 2 в единичное состояние.Импульс входной последовательности Г , поступая на первый вход блока 1 управления, проходит через открытый элемент И 1 и через элемент 12 задержки поступает на Я-вход триггера 14, который открывает элемент И 15. Так реализуется начальная синхронизация работы устройства с входной. последовательностью. Каждый импульс входной последовательности, начиная с второго, через открытый элемент И 13 обеспечивает запись "1" в младший разряд регистра 19 сдвига. Импульсы с выхода генератора 16 импульсов (опорной частоты) через элемент И 15, после того как триггер 14 установится в единичное состояние, начинают поступать на управляющий вход регистра 19 сдвига. При этом единица начинает последовательно продвигаться импульсами опорной частоты по разрядам регистра 19 сдвига, что обеспечивает формирование на его выходах последовательности сигналов управления, Сигнал с первого выхода регистра 19 сдвига, поступая на третий выход блока 1 управления, обеспечивает перепись содер 32316 30 35 40 45 50 55 5 10 15 20 25 жимого счетчика 2 в регистр 4 ( сдвига). Второй импульс управления с первого выхода блока 1 управления обеспечивает через элемент ИЛИ 10 установку в единичное состояние счетчика 2. Третий импульс управленияобеспечивает запись "1" в младшийразряд регистра 20 сдвига (по входусинхронизации) и увеличивает содер"жимое счетчика 2 (импульсов) на единицу. Счетчик 21 выполняет функциюсчетчика числа отсчетов, выходы которого подключены к адресным входамПЗУ 22, где хранятся значения шагаалгоритма 3 К 3, представленные дво"ичными кодами. Для первого отсчета,что следует из (6), 3 1=1, для второго отсчета 12=0,5; для третьего -13=0,333 и т.д. Каждый из 1 К,К=(1,в), аппроксимируется двоичнымрядом, те. представляется в видесуммы нормирующих множителей, кратных степеням двойки3.К=7 2а.,где а. - коэффициент участия 3 й дво 1ичной дискреты в формировании заданного значения 1 К 1. Таким образом, каждый отсчет определяет соответствующую комбинацию единиц и нулевой на выходе ПЗУ 22. При этом единичные выходы открывают соответствующие элементы группы элементов И 23,-23 . Единица, записаннаяюв младший разряд регистра 20 сдвига, начинает последовательно продвигаться по всем разрядам (число которых на один больше числа разрядных выходов ПЗУ 22) импульсами опорного генератора, поступающими на управляющий вход через элемент НЕ 17, что обеспечивает исключение сбоев по фронтам импульсов при работе обоих регистров сдвига, Каждый из импульсов, появившихся на выходе регистра 20 сдвига, поступает на второй вход соответствующего элемента И 23,-23 и одновременно через многовходовой элемент ИЛИ 24 на вход элемента 25 задержки. В том случае, если а-й элемент И 23; открыт по первому входу, то импульс с соответствующего выхода регистра 20 сдвига проходит через элемент ИЛИ 26 и поступает с,седьмого выхода блока 1 управления на управляющий вход сумматора 5, обеспечивая подсуммирование к его содержимому текущее содер 7 13323 жимое регистра 4, Элемент 25 задержки обеспечивает задержку импульсов на время, достаточное для надежной переписи (подсуммирования) иэ регист 5 ра 4 в сумматор 5. Каждый импульс с выхода элемента 25 задержки (второй выход блока 1 управления) осуществляет сдвиг содержимого регистра 4 на один разряд вправо, что обеспечивает деление содержимого регистра 4 на коэффициенты 2 , 2 ", 2 22 ", После того, как регистр 20 блока 1 управления сформирует и импульсов, к содержимому сумматора 5 добавляется содержимое регистра 4, умноженное на соответствующий шаг алгоритма, Процесс умножения на 1 К состоит в последовательном сдвиге содержимого регистра 4 и выборе на подсуммирование в сумматор 5 каждого частного (И.-И, ) 1, для которого а =1, (и+2-Т з+1)-й импульс регистра 20 блока управления обеспечивает установку в нулевое состояние триггера 27 и пере лись содержимого сумматора 5 в счетчик 2 в обратном коде, В счетчике 2 реализуется операция (11 т,-Мт, ) и определение знака данной разности, В течение интервала времени, равно- ЗО го текущему периоду входной последовательности, через открытый элемент И 18, делитель 28 частоты и элемент ИЛИ 29 на счетный вход счетчика 2 поступают импульсы опорной частоты Р . Коэффициент делення делителя 28 импульсов равен коэффициенту И умножения устройства. Если имеет место случай Ит. =Т; Р Н то счетчик 2 не переполняется и триггер 27 бло ка 1 управления своего состояния не изменяет. Содержимое счетчика 2 (импульсов) при этом переписывается в регистр 4 через узел 3 переписи в обратном коде. В случае, если Нт, - 45 =Т Р ) Йт , то к моменту окончанияь,.,фпериода Т, счетчик 2 переполняется, и импульс, формирующийся на выходе его старшего разряда, поступает на второй вход блока 1 управления, ус- ц танавливает триггер 27 в противоположное состояние и, кроме того, проходит через элемент ИЛИ 29 и четвертый выход блока 1 управления на счетный вход счетчика 2, Это обеспечивает исключение погрешности, которая имеет место в случае использования обратного кода вместо дополнительно-. го. 16, 8Таким образом, в момент окончанияочередного периода Т. входного сигнала Рв счетчика 2 фиксируется модуль разности Х К 1-Н К, а знакразности определяется сигналом на выходе триггера 27. Затем содержимоесчетчика 2 переписывается в регистр4, где осуществляется умножение1 Ы 1 К 1-Й Кна соответствующеетзначение шага алгоритма 3 К 1. Результат выполнения данной операции суммируется с соответствующим знаком к содержимому сумматора 5.Описанная последовательность операций, выполняемых в процессе работыустройства, обеспечивает вычислениетекущего среднего кодового эквивалента периода входного сигнала в следующем виде;ЙтЮ=ЙтК+З ГКзд уРтИ-Й К),хкоторое совпадает с выражением (5).Затем усредненное значение кодового эквивалента Ят периода входноготксигнала подается в счетчик 6, гдеобеспечивается его преобразование.При этом на выходе умножителя частота следования импульсов определяется в видеРо РоРфц И Р ТТк Ъ Вхгде Т - усредненный период преобразуемого сигнала.Таким .образом, частота следованияимпульсов выходного сигнала в предлагаемом устройстве пропорциональнаусредненному за заданный интервалвремени значению частоты входного сигнала,Если шаг алгоритма 1 К 1 после1-го отсчета (период входного сигнала Р ) принять постоянным, то взаимосвязь входного и выходного сигналовопределяется выражением (3). Следовательно, АЧХ предлагаемого устройства имеет нули в определенных точкахоси частот, что и определяет способность предлагаемой структуры подавлять периодические помехи, характеризующиеся линейчатым спектром, а также снижение уровня высокочастотныхпомех в высокочастотной части спектраполезного сигнала,формула изобретенияУмножитель частоты, содержащий первый и второй счетчики, узел пере13323писи, регистр, сумматор, элемент задержки и блок управления, первый вход которого соединен с информационным входом умножителя, первый вход блока управления соединен с входом установ 5 ки первого счетчика в единичное состояние, второй выход блока управления соединен с синхровходом регистра, разрядные выходы которого соединены соот ветственно с информационными входами сумматора, о т л и ч а ю щ и й - с я тем, что, с целью повышения помехозащищенности умножителя, прямые разрядные выходы первого счетчика соединены соответственно с входами первой группы узла переписи, инверс. ные разрядные выходы первого счетчика соединены соответственно с входами второй группы узла переписи, выходы20 которого соединены соответственно с информационными входами регистра,инверсные выходы сумматора соединены соответственно с установочными входами первого и второго счетчиков, выход 2 переполнения второго счетчика соединен с выходом умножителя и с входом элемента задержки, выход которого соединен с входом разрешения записи второго счетчика, третий выход блока30 управления соединен с. входом разрешения записи первого счетчика, вход записи единицы в младший разряд которого соединен с четвертым выходом блока управления, пятый выход которого соединен с входом разрешения за- З 5 писк регистра, шестой выход блока управления соединен с управляющим входом узла переписи и с входом записи информации в знаковых разрядах сумматора, вход разрешения записи которого соединен с седьмым выходом блока управления а входы сброса сумматора и второго счетчика соединены с восьмым выходом блока управления, девятый выход которого соединен со 45 счетным входом второго счетчика, выход переполнения первого счетчика соединен с вторым входом блока управления, третий вход которого соединен с шиной "Пуск" умножителя, шина 50 н 11Стоп которого соединена с четвертым входом блока управления, который содержит первый, второй и третий .триггеры, первый, второй, третий четвертый и пятый элементы ИЛИ, пер вый, второй, третий и четвертый элементы И, первый и второй элементы задержки, генератор тактовых импульсов, элемент НЕ, первый и второй ре 16 10гистры сдвига счетчик, делительчастоты, постоянный запоминающийузел, группу элементов И, причем третий и четвертый входы блока управления соединены соответственно с входами установок в 1 и в 0 первоготриггера, вход установки в "1" которого соединен с первым входом первого элемента ИЛИ с восьмым выходом блока управления, с входами установок в нулевое состояние первогои второго регистров сдвига, входамч установок в 0" второго триггераи счетчика, первым входом пятого элемента ИЛИ, выход которого соединенс входом установки в "О 1 третьеготриггера, вход установки в "1 которого соединен с вторым входом блокауправления, объединенным с первым вхоцом четвертого элемента ИЛИ, выходкоторого соединен с четвертым выходом блока управления, второй входчетвертого элемента ИЛИ соединен свыходом делителя частоты, вход которого. соединен с выходом четвертогоэлемента И, первый вход которого соединен с первыми входами второго итретьего элементов И и выходом второго триггера, вход установки вкоторого соединен с выходом первогоэлемента задержки, вход которого соединен с вторым входом второго элемента И, выходом первого элемента И.первый вход которого соединен с выходом первого триггера, второй входпервого элемента И соединен с первым входом блока управления, первыйвыход которого соединен с выходомпервого элемента ИЛИ, второй вход которого соединен с вторым выходомпервого регистра сцвига, первый выход которого соединен с третьим выходом блока управления, третий выходпервого регистра сдвига соединен сосчетным входом счетчика и входом синхронизации второго регистра сдвига,вход синхронизации первого регистрасдвига соединен с выходом второгоэлемента И, управляющий вход первогорегистра сдвига соединен с выходомтретьего элемента И, второй вход которого соединен с вторым входом четвертого элемента И, девятым выходомблока управления, выходом генератора тактовых импульсов и входом элемента НЕ, выход которого соединен суправляющим входом второго регистрасдвига, выход старшего п+1)-го разряда которого соединен с вторым вхо1332316 12 Составитель . В. Гу Техред И.Попович емчик Редакт а оррект 33 4 Тираж 672 ВНИИПИ Государстве по делам изобрете 13035 Москвау Жроектная, 4 дом пятого элемента ИЛИ и с пятымвыходом блока управления, п выходовсоединены с первыми входами группыэлементов И и с входами второго элемента ИЛИ, выход которого через второй элемент задержки соединен с вторым выходом блока управления, седьмой выход которого соединен с выходом третьего элемента ИЛИ, входы козводственно-полиграфическ торого соединены с выходами группыэлементов И, вторые входы которыхсоединены соответственно с информационными выходами постоянного запоми"наощего узла, адресные входы которого соединены с выходами счетчика,приэтом выход третьего триггера связанс шестым выходом блока управления,Подписноеного комитета СССРий.и открытий