Цифровой преобразователь координат

1315Изобретение относится к вычислительной технике и предназначено длявычисления по известным кодам первойи второй прямоугольных координат измеряемой величины кодов ее полярныхкоординат.Цель изобретения " повышение быстродействия цифрового преобразователякоординат,На фиг.1-4 приведена функциональная схема предлагаемого цифровогопреобразователя координат (ЦПК),выполненная для п=10 и г=4, при заданной точности вычислений,Преобразователь (фиг.1) содержит 15умножитель 1, сумматор 2, элементИСКЛЮЧАЮЩЕЕ ИЛИ 3, коммутатор 4,элемент НЕ 5, элемент ИЛИ-НЕ 6, элементИ-НЕ 7, элемент И 8, блок 9 элементов И, блок 10 сумматоров, и вычислительный блок, образованный блоком 11для комбинационной реализации г первых итераций методом Волдера на первом этапе без усечения разрядной сетки и блоком 12 для комбинационной 25реализации (и-г) последних итерацийметодом Волдера на первом этапе сусечением разрядной сетки и с округлением.Блок 10 сумматоров содержит и=:10 30сумматоров с первого 13 по десятый22 (фиг, 2).Вычислительный блок, образованныйблоком 11 (фиг, 3) и блоком 12(фиг. 4), содержит десять вычитателей с первого 23 по десятый 32, десять сумматоров с первого 33 по десятый 42, десять инверторов с первого43 по десятый 52 и девятнадцать коммутаторов с первого 53 по девятнадцатый 71,.Предлагаемый ЦПК является комбинационным устройством, вычисляющим пол (о(где уи х- разРядные цифры 50о (о .знаковых разрядов кодов у и х первои и второй прямоугольных координат соответственно п-разрядный код х К 1 х", 2: Х г -)2ли (и+2)-Разрядный код ), где у,и х. -разрядная цифра -го разряда кода 971 2х и,С соответственно. Связь междулкодом Ы и углом Ы характеризуетсявыражениями11ю,=.Сгде с, - может рассматриваться какразрядная цифра знаковогоразряда дополнительноголкода Ы или как разряднаяцифра с весом 2 старшегоразряда кода ос( - разрядная цифра старшегоразряда с весом 2 кодас - код приведенного угла оlсп2С учетом изложенного работу пред" лагаемого ЦПК можно описать следующим образом.В установившемся режиме вычислительные блоки 11 и 12 по и-разрядным кодам уо = (у) и хо = (х) реализуют комбинационно соотношения первого этапа вычислений по способу Волдера: для д изменяющегося от 0 до (и) сл начальными условиями у = (у), хл - (х) При этом выражения (2) выполняются в дополнительном коде для = О, 1,2,3 точно блоком 11, а для 1 = = 4,9 приближенно (с усечением и округлением) блоком 12. В результате блоки 11 и 12 вырабатывают управляю- ( (11 - 11 щие сигналы у- , у У Угде 1 с - постоянная преобразования и определяется формулойгде П в ,символ произведения.Умножитель производит комбинационл л ное умножение кода х на код с14, (.1 В) и вырабатывает код первойполярной координатыю хс ехт е у15где х - оператор .операции умноженияумножителем 4;фри, - оператор оцифровки величины1/К.Блок 10 по управляющим сигналам 10блоков 11 и 12 комбинационно реализует второй этап способа Волдера и вырабатывает (и+2)-разрядный код у угла 9 в соответствии с выражением:-лМ = фон, (-1) " агсс 2хОч (5)Е. (-1) " агс 8 2для ь, изменяющегося от 0 (для д=О, у 1) =0) до и, При реализации блоком 10 выражения (5) получение каждого 1-го слагаемого для д Е 1 1и ) осуществляется по логическим постоянным "0" и "1" и сигналам у) и уф и правилу перевода дополнителье 1ного кода с одним знаком в дополнительный код с другим знаком, Это правило заключается в том, что при про смотре преобразуемого кода справаналево, начиная с его младших разрядов, оставить без изменения все разряды до первой единицы включительно, а все разряды, стоящие слева от этой 35 единицы, превратить в обратный код.Ошибка вычисления (5) не превыша-(Лф 1)ет величины 2 ( , поскольку оцифровка каждого слагаемого производится с точностью до величины 2 ("), 40 в которой значение Ч определяется из соотношенийЧ) и+10)ри- 14 для и=10 (6)По коду (5) и сигналам у(ц) и 45 х 1.ф) сумматор 2, элементы 3,5-8,ком)мутатор 4 и.блок 9 вырабатывает код в соответствии с выражением где ег, , Ыо я, я ргя определяют% рх ФФся яюрехеяяямя Ы., = у .; 1= ре О+хФ Ме х" ру тф оо 55(8) что дает возможность вычислить угол о( 6 ) 0,2 й (1-2 ) по любым прямым двоичным кодам прямоугольных координат, удовлетворяющих условию х + + у 2 ( 1, и исключить ошибки алгоритма (2), (5) для х = О и у Ф О и для хОи у=О,Для ихя 10, г=4 и условии (6) разрядности сумматоров блока 10 определяются выражениями ов и вычитателей блоков 11,ажениями: где 1 - разрядность 1-го сумматора(или вычитателя), соответствующего из блоков 11, 12, 10,В общем случае разрядность сумматора (вычитателя) блока 12 рассчитывается по формуле шхя и + г - 1. формула изобретения 1, Цифровой преобразователь коор" динат, содержащий умножитель, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, коммута" тор, входы разрядов первого слагаемого сумматора, кроме первого и нулевого, соединены с входом логического нуля преобразователя, входы знаковых разрядов первой и второй прямоугольных координат преобразователя соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, о т л и ч а - ю щ и й с я тем, что, с целью повышения быстродействия, в него введены элемент ИЛИ-НЕ, элемент И-НЕ, элемент НЕ, элемент И, блок элементов И, блок элементов И, блок сумматоров, два вычислительных блока, причем входы кодов модулей первой и второй прямоугольных координат преобразователя соединены с первым и вторым информационными входами первого вычислительного блока, соответственно первый и второй выходы которого соединены с первым и вторым информационными вхо5 13159 30 35 тора, выход которого является выходомвторой полярной координаты преобразо 50 55 дами второго вычислительного блокасоответственно, первый выход которого соединен с входом первого сомножителя .умножителя, вход второго сомножителя которого является входом константы преобразователя, выход умножителя является выходом кода первойполярной координаты преобразователя,третий выход первого и второй выходвторого вычислительных блоков соедииены с управляющим входом .блоков сумматоров, вход группы констант преобразователя соединен с группой информационных входов блока сумматоров,первый и второй выходы блока сумматоров соединены с первым входом блока элементов И и элемента И-НЕ соответственно, третий выход блока сумматоров соединен через элемент НЕс первым входом элемента И и вторымвходом элемента И-НЕ, выход которогосоединен с первым входом элементаИЛИ-НЕ и вторым входом элемента И.,выход которого соединен с вторымвходом блока элементов И, выход которого соединен с информационным входом коммутатора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом элемента ИЛИ-НЕ, с управляющимвходом коммутатора, входом переносасумматора, входом нулевого разрядапервого слагаемого сумматора, выходэлемента ИЛИ-НЕ соединен с входомнулевого разряда второго слагаемогосумматора, вход знакового разрядапервой прямоугольной координаты преобразователя соединен с входом первого разряда первого слагаемого суммавателя,2. Преобразователь по п.1, о т -л и ч а ю щ и й с я тем, что первыйвычислительный блок содержит г вычитателей (1 ( г (и, и - разрядностькода модуля прямоугольной координаты, г - число запасных разрядов) гсумматоров, г элементов НЕ и (2 г)коммутаторов, первый информационныйвход блока соединен с входами разрядов .первых операндов первого сумматора и вычитателя, кроме нулевого изнакового разрядов соответственно,второй информационный вход блока соединен с информационным входом первого коммутатора и входами разрядоввторого операнда первого сумматора,кроме нулевого, выход первого комму 15 20 25 71 6татора соединен с входами разрядов, кроме знакового, второго операнда первого вычитателя, вход знакового разряда первого операнда первого вычитателя, вход переноса, входы нулевых разрядов первого и второго операндов первого сумматора и входы младших разрядов первых операндов сумматоров и вычитателей с второго по г-й соединены с входом логического нуля преобразователя, управляющий вход первого коммутатора, вход переноса и вход .знакового разряда второго операнда первого вычитателя соединеныс входом логической единицы преобразователя, выходы каждого к-го вычитателя и сумматора (к= 1(гсоединеныс входами первого операнда кажцого (к+ 1)-го вычитателя и сумматора соответственно и с информационными входами В+1)-го и В+2)-го коммутатора соответственно, выход знаковогоразряда к-го вычитателя соединен с управляющим входом (+ 1)-го коммутатора и входом переноса (к+ 1)-,го сумматора и через -й элемент НЕ с входом переноса и входом знакового разряда второго операнда (к+1)-го вычитателя и с управляющим входом %+2)- го коммутатора, выходы (1 с+ 1)-го и %+2)-го коммутаторов соединены с входами разрядов вторых операндов (1 с+1)-х сумматоров и вычитателей со сдвигом на Е разрядов в сторону млад,ших разрядов, выходы г-х вычитателяи сумматора и выходы прямых и инверсных знаковых разрядов г-х вычитателей являются первым, вторым и третьим выхоцами первого вычислительного блока,3. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что второй вычислительный блок содержит (и-г) вычитателей и сумматоров, (и-г) элементов НЕ, 2(п-г) коммутаторов, первый информационный вход второго вычислительного блока соединен с входом первого операнда первого вычитателя и с информационным входом первого коммутатора, управляющий вход которого соединен с входом знакового разряда первого информационного вхо да и через первый элемент НЕ с управляющим входом второго коммутатора и входами р старших разрядов второго операнда первого вычитателя, второй инФормационный вход второго вычисли- . тельного блока соединен с входом первого операнда первого сумматора, 7 13159 с информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с входами второго операнда и переноса первых сумматора и вычитателя со сдвигом на р разрядов в сторону младших разрядов модуля С округлением и усечением, выходы каждого р-го вычитателя (г 1ри - 1) соединены с входами разрядов первого операнда (р+ 1)-го 10 сумматора и с информационным входом (р+2)-го коммутатора, управляющий вход которого соединен с выходом знакового разряда р-го вычитателя и через (р+1)-й элемент НЕ с управляющим 15 входом (р+3)-го коммутатора и с входами р старших разрядов второго операнда (р+1)"го вычитателя, выход рго сумматора соединен с входом разрядов первого операнда (р+ 1) сумматоО ра и с информационным входом (р+3)- го коммутатора, вход (р+1)-го разряда второго операнда первого и (р+1) сумматоров соединены с входом логического нуля преобразователя, выходы 25 разрядов, кроме последнего (р+2)-го и (р+3)-го коммутаторов соединены с входами второго операнда со сдвигом на р разрядов в сторону младших разрядов модуля кода с округлением и 3 О усечением (р+1)-х сумматора и вычитателя соответственно, входы переноса (рФ 1)-х,сумматора и вычитателя соединены с выходами последних разрядов (р+2)-го и (р+3)-го коммутаточров, выходы знаковых разрядов вычитателей с г-й по и-й являются вторым выходом второго вычислительного бло 71 8ка, выход знакового разряда п-го вы- . читателя соединен через и-й элемент НЕ с вторым выходом второго вычислительного блока, выход и-го сумматора является первым выходом второго вычислительного блока.4. Преобразователь по п. 1, о т л и ч а ю щ и й с я тем, что блок сумматоров содержит и сумматоров, причем вход первого слагаемого и-го сумматора соединен с входом и-го знакового разряда блока и и-ым входом из группы информационных входов блока, вход второго слагаемого п-го сумматора соединен с входом (и) знакового разряда блока и (и)-ым входом из группы информационных входов блока, выход -го сумматора подключен к входу первого слагаемого (1-1)-го сумматора (1=1,п), вход второго слагаемого которого соединен с входом (1-2)-знакового разряда блока и Ц)-м входом из группы информационных входов блока, вход перейоса 1-го сумматора соединен с входом логического нуля преобразователя, вход переноса первого сумматора соединен с выходом младшего разряда второго сумматора, выходы остальных разрядов которого соединены с входами первого слагаемого первого сумматора, входы второго слагаемого которого соедине- ны с входом второй постоянной преобразователя, выходы двух знаковых разрядов первого сумматора и выходы остальных разрядов, кроме двух первых, являются третьим, вторым и первым выходами блока сумматоров.1315971 оставитель З.Шершневаехред М.Ходанич Редактор Н,Гунь В.Бутяг ор Заказ 2364/51 Тираж 672 ВНИИПИ Государственного комитета СС по делам изобретений и открытий одписное роекная,4 изводственно-полиграфическое предприятие, г.ужгород,