Запоминающее устройство

(51) 4 С 11 С 11100 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТКРЫТИЙ(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах для повышения надежности и упрощения диагностики. Целью изобретения является повышение надежности работы устройства. Запоциакцее уст - ройство содержит блок управления, накопитель, входной и выходной егстры, еГист)адреса и команд, лок кодирования, блок коррекии, формирователь сигнала занесения данных, элемент И. В устройстве обеспечиваотся контро,ь ш,о.тости форма. ционного тракта в цикле записи, контроль правильности рохждея записываемой ии - формации. контроль целостности информационно 0 тракта в еже х)анеия без )оращения к накопите,по. то достигаегс путем занесения входи 0 иформапи. иро. шедпей весь формио,й тракт, в в 1 хдной регистр и в блок коррекции. 1 з.п. ф-лы, 4 ил.Изобретение относится к вычисчитегьпоР технике и может быть использовано В запоминаюгцих устройствах для повышения на дежности и упрощения диагностики.Цель изобретенияповышение падеж. ности устройства.1 Я фиг. 1 Гривелены схема зыпоми наюн 1 его устройства; па фиг. 2 - схсма одного разряда накопителя; ня фиг. 3 - схемы формирователя сигнала заН данны.;,: на фиг. 4схема блока управления.Запоминающее устройство солержит блоуправления с входом 2, когорый являет ся упряВл 51 юшР)м входом хстрОРс Гвя, Гер Вц) 3, вторым 4, третьим 5 вцхолымп, и)сдныз. наченный для формирования временной Диаграммы, многоразрядный накопитель 6 ны микросхемах памяти с входами 7 О дынных, командным входом 11, вхс);Рами 12 и 13 выборки, адресными входами 14 и 15, выходами 16- - 19 данных, предназначенный для записи, хранения и считывания информационных и контрольных бит, регистр,"О адреса с входами 21 -24 и выходами 25 28, предназначенный лля приема и храпения адреса, по которомх производится запись или считывание данных, стробирусмцй лс.- шифрытор 29 с входами 30 и 31, управлявшим входом 32, выходами 33 и 3, предназначенный для выбора и к:.:жлом раз ряде накопителя в зависимости О колы поступившего адреса определенной микросхемы памяти, входной регистр 35 с Входами 36 и 37 и выходами 38 и 39, предназныче,:; - ный для приема и хранения пя Время цикла записи поступи вп 1 их Г) кодных ГГ .- ных, выходной регистр 40 с установочными входами 41 и 42, управлпошим вхо лом 43., счтными Входами 4 и 4), Г 5 цходами 46 - -49, предназначеннци Лля поиемы и храпения на время цикла :тения и, - формационных разрядов считанных дынных. блок 50 кодирования с входами 51 и 52 и выходами 53 и 54, предназначенный для формирования контрольньх разрядов по Входным дянным и их х)анен ия нГ Вреч 51 Рикла записи, блок 55 коррскцп с входами 56 и 57 информационных бит считанных данны, входами 58 и 59 контрольных бит считанных данных, управляюцими входами 60 и 61, выходами 62 и 63 сигналов коррек ции, выходами 64 и 65, предназначенный для приема и хранения на врем циклы чтения контрольных бит с гитаннцх данных, для обнаружения ошибок в информационных и контрольных битах считанных дынных и л.я формирования сигналов коррекции, рсгисгр 66 команд с ьходом 6, первым 68 и Вгорым 1)9 выходами, п)едназначенный;1 я задания режима рабогц устройства, элеме:т 2 И 70 с первым 71 и вторым 72 Входами и выходами 73, предназначенный для коммутации управляющих сигналов формирователь 74 сигнала занесения данных с псрвым 75, вторым 76, третьим 77, чс Гнертым 78 входами, выходом 79, предназначенный лля управления занесением данных в в 1,Ходной регистр и в блок коррекции,Каждый разряд накопителя (фиг. 2) состоит из микросхем 80 и 81 памяти с адресными 82 - 85, командными 86 и 87 входами, информацио)ными входами 88 и 89 и выходами 90 и 91, входами 92 и 93 выб)орки, формировЯтеля ВВОДЯ/Вывода информации, выполненного В Виде элемента 2 И 94 с входами 95 и 96 и выходом 97.Формирователь 74 сигнала занесения данньх (фиг. 3) содержит элемент 2 И 98 с входаяи 99 и 1 ОО, выходом 101 и элемент ЗИЛИ 02 с входами 103 - 05 и выходом 106.Блок 1 управления (фиг. 4) содержитэлемент 107 задержки с входом 108, отводами 109 - 111, одповибратор 12 с входом 113 и выходом 14Уст-.ойство работы т В трех режимах -Запись, ЧТСИРе, Хр)нение.рр В режиме Запись на входы 21 - 24 регистра 20 адресы пос"упает кол адреса, на Вход 67 регистры Г 6 ко)анд поступает сигнал записи, на Входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодирования поступают входные данные, па вход 2 б.)ока 1 управления поступает сигна,1 пуска, которьй вь,рабатываст пя Выхолах 2 -4 ге)ик) имГульсов синхронизируюцих работу устройства. 1 ы вход 78 формирователя 74 сигналы не подаются.Кол адресы заносится в регистр 20 адреса, гле хранится весь цикл записи. С выхолов 25 и 26 регистра 20 адреса код адреса через входы 14 и 15 накопителя поступает ня ылресныс входы 82 в -85 микросхем 80 и 81 пымяги всех разрядов. С выходов 27 и 28 регистра 20 адреса часть разрядов адресы. Опре)Ге яю)Яя выбор одпой микросхемы памяти в каждом разряде накопителя из многих, поступает на входы 30 и 31 стробируемого дешифратора 29, но на Выходах 33 и 34 этого дешифратора сиг О палы Отсутствуют, так как на управляюцемвходе 32 стробируемого лешифратора 29 пст упрызляюшего сигнала.Команда записи устанавливает регистр 66команд в положение записи (на выходе 68 - Высокий урсовеГ, я ны вь)ходе 69 - низкий хровеРь). С Вьхода 68 регистра 66 ко)Ванд высокий разрспяюгций) уровень записи поступает ны вход 72 элемента 2 И, а также через вход 1 накопителя 6 - на входы 86 и 87 записи микросхем 80 и 81 паИ 51 ти Всех разрялоВ някОГ 1 ите,я50нВхолныс. дынные заносятся во входнои регистр 35, где хранится весь цикл записи, и в блок 50 кодирования, где из входных данных по определенному алгоритму, например кода Хэмминга, формируются конту рольные биты входных данных, которые хранятся в блоке 50 весь цикл записи.С выходов 38 и 39 входного регистры 35 записываемые данные (информяцион 1298800ные биты) через соответствующие входы 7 и 8 накопителя 6 поступают на запись в те разряды накопителя, которые предназначены для записи информационных бит. С выходов 53 и 54 блока 50 кодирования контрольные биты через соответствующие входы 9 и 10 накопителя 6 поступают на запись в те разряды накопителя, которые предназначены для записи контрольных бит, сформированных для соответствующих входных данных.В каждом разряде накопитепя 6 сигнал, представляющий соответствующий записываемый бит информации, поступает ца вход 10 96 элемента 2 И 94. В режиме Запись на входе 95 элемента 2 И 94 всегда находится высокий уровень с объединенных выходов 90 и 91 микросхем 80 и 8 памяти, разрешаюший прохождение поступившего сигнала. Сигнал с выхода 97 элемента 2 И 94 поступает на информационные 15 входы 88 и 89 всех микросхем 80 и 81 памяти для записи, а также поступает на соответствуюгцие выходы 16 (17 -9) данных 20 накопителя 6, т.е. на выходах 16 (17 - 19) накопителя 6 всегда будут те же сигналы, что и на соответствуюших входах 7 (8 - 10). Таким образом, в режиме Запись обеспечивается трансляция через накопитель входной (записываемой) информации на выход. С выходов 16 и 17 данных накопителя 6 вход 25 ные данные (информационные биты) поступают на соответствующие установочные входы 41 и 42 выходного регистра 40, а с выхо 30 дов 18 и 19 того же накопителя входные данные (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции. Сигнал запуска, поступивший ца вход 2 блока 1 управления, появляется на входе 108 элемента 07 задержки и через время, необходимое 35 для установления сигналов адреса, данных и команды на входах микросхем 80 и 81 памяти всех разрядов накопителя 6, с отвода 109 элемента 107 задержки поступает на вход 113 40 одновибратора 112 и запускает его. Импульс, длительность которого устанавливается элементами одновибратора, с выхода 114 этого одновибратора через выход 3 блокауправления поступает на управляющий вход 32 ти от кода адреса, находяшегося на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его появляется разрешающий потенциал, который через один из входов 12 и 13 вьборки накопителя 6 поступает на один из входов 92 и 93 выборки микросхем 80 и 81 памяти в каждом разряде накопителя 6. В эти выбранные микросхемы памяти и происходит запись поступившей информации.Спустя время, необходимое для прохож 50 55 дения входных данных (информационных и контрольных бит) на соответствующие установочные входы 41 и 42 выходного регистстробируемого дешифратора 29. В зависимос ра 40 и входы 58 и 59 контрольцьх разрядов блока 55 коррекции, сицаг с отвода 110 элемента 107 задержки через выход 4 олока 1 управленця поступает ца первый вход 71 элемента 2 И 70. На втором входе 72 элемента 2 И 70 находится разрешающий уровень записи с выхода 68 рс истра 66 команд, поэтому сигнал с выхд 73 этого элемента через вход 77 формирователя 74 поступает ца вход 104 элемента 31.1 И 102, с выхода 106 которого через вьход 79 блока 74 занесения поступает на управляоший вход 43 выходного регистра 40 и управляющий вход 60 блока 55 коррекции. По переднему фронту этого сигнала в выходной регистр 40 и в блок 55 коррекции заносятся данные, поступившие на их входы.С выходов 46 и 47 выходного регистра 40 записываемые данные поступают ца входы 56 и 57 информационных разрядов б;ока 55 коррекции и заносятся в цс.о. В блоке 55 коррекции по поступивцим в него информационным Данным формирхются по определенному алгоритхх, например коду Хэммицга, контрольные биты и сравниваются с коцтрольньми битами. поступившими в блок из накопителя 6. По результатам их сравнения определяется правильность трансляции ицформаши через блок, т.с. целостность информационного тракта, а также исправность входного и выходного регистров. Информация о рсзхльтатах контроля появляется на выходах 64 и 65 блока 55 коррекции. Команда записи, поступившая на вход 61 блока 55 коррекции, запрещает выдачу сигналов коррекции ца выходы 62 и 63 этого блока, и, таким образом, информация с выходов 48 и 49 выходного регистра 40 поступает на выходы запоминаюцего устройства без коррекции, гго позволяет, в случае необходимости, сравнивать в процессоре, который использует предлагаемое запоминающее устройство, зписывасхую и транслируемую информацию, что дает возможгость проверять информационные цепи.Сигнал с отвода 111 элемента 107 задержки через выход 5 блокауправления поступает ца вход 75 формирователя 74 и далее ца вход 99 элемента 2 И 98, но ца выход этого элемента оц не проходит, так как на входе 100 элемента 2 И 98 присутствует заирецающий уровень, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формирователя 74. В режиме -(тонне на входы 2 - 24 регистра 20 адреса поступает код адреса, по которому производится считывание информации, на вход 67 регистра 66 команд поступает команда чтения. на вход 2 блока 1 управления поступает сигнал запуска. На входы 36 и 37 входного регистра 35 и входы 51 и 52 блока 50 кодирования, а также на вход 78 блока 79 занесения никаких сигналов це подастся.Код адреса заносится в регистр 20, гдехранится весь цикл считывания. С выходов 25и 26 регистра 20 адреса соответствующиеразряды адреса через входы 14 и 15 накопи.теля 6 поступают на адресные входы 82 -585 микросхем 80 и 81 памяти всех разрядов. С выходов 27 и 28 регистра 20 адреса разряды адреса, определяюшие выбор одной микросхемы памяти в каждом разряде, поступают на входы 30 и 31 стробируемого дешифратора 29, но на выходах 33 1 Ои 34 этого дешифратора сигналы отсутствуют, так как на управляющем входе 32 стробируемого дешифратора 29 нет управляющего сигнала.Сигнал чтения устанавливает регистр 66команд в положение считывания (на выхо 15де 68 - запрешаюгций, а на выходе 69 --разрешающий потенциалы). С выхода 69 регистра 66 команд разрешающий потенциалпоступает на вход 76 формирователя 74, ас выхода 68 регистра бб команд запрещающий потенциал поступает на вход 72 элемента 2 И 70, а также на вход 61 блока 55 коррекции и через командный вход 11накопителя 6 - на входы 86 и 87 записи микросхем 80 и 81 памяти всех разрядов, как запрещающий запись, т.е. разрешающий считывание информации из микросхем памяти.В режиме Чтение входной регистр 35и блок 50 кодирования устанавливаются втакое состояние, чтобы обеспечить на их выходах 38, 39 и 53, 54 высокие (разрешающие) уровни. С выходов 38 и 39 входного регистра 35 разрешающие уровни через соответствующие входы 7 и 8 накопителя поступают в те разряды, которые предназначены для хранения информационныхбит. С выходов 53 и 54 блока 50кодирования разрешаюшие уровни через соответствуюшие входы 9 и 10 накопителя поступают в те разряды, которые предназначены для хранения контрольных бит.В каждом разряде накопителя 6 высокий 40уровень поступает на вход 96 элемента 2 И 94и разрешает прохождение считанного сигнала с одного из объединенных выходов 90и 91 микросхем 80 и 81 памяти,Сигнал запуска, поступивший на вход 2блока 1 управления, появляется на входе 108элемента 107 задержки и через время, необходимое для установления сигналов адреса,команды на входах микросхем 80 и 81 и высоких уровней на входах 96 элементов 2 И 94всех разрядов накопителя 6, с отвода 109элемента 107 задержки поступает на вход 113одновибратора 112 и запускает его. Импульсс выхода 114 этого одновибратора черезвыход 3 блока 1 управления поступает науправляющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, на- уходяшегося на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 егопоявляется разрешающий сигнал, который через соответствующий вход 12 или 13 выборки накопителя б поступает на один из входов выборки 92 или 93 микросхем 80 и 81 памяти всех разрядов накопителя.По этому сигналу в выбранной микросхеме памяти каждого разряда начинается считывание информации, которая через время, равное времени выборки, поступает на вход 95 элемента 2 И 94 с одного из объединенных между собой выходов 90 и 91 выбранной микросхемы 80 или 81 памяти. Так как на входе 96 элемента 2 И 94 находится разрешающий (высокий) уровень, то считанный сигнал, пройдя через элемент 2 И 94, появляется на выходе 97 и поступает на информационные входы 88 и 89 всех микросхем памяти 80 и 81, а также на соответствующие выходы 16 - 19 данных.С выходов 16 и 17 данных накопителя 6 считанные сигналы (информационной биты) поступают на соответствуюшие установочные входы 41 и 42 выходного регистра 40, а с выходов 18 и 19 того же накопитепя считанные сигналы (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции.Сигнал с отвода 110 элемента 107 задержки через выход 4 блока 1 управления поступает на первый вход 71 элемента 2 И 70, однако дальше этот сигнал не проходит, так как на втором входе 72 этого элемента находится низкий (запрещающий) уровень с выхода 68 регистра 66 команд, находящегося в состоянии считывания.Через время, равное времени выборки, сигнал с отвода 111 элемента 107 задержки через выход 5 блока 1 управления поступает через вход 75 формирователя 74 на вход 99 элемента 2 И 98, на входе 100 которого находится разрешаюший (высокий) потенциал, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формирователя 74. С выхода 101 элемента 2 И 98 сигнал поступает на вход 103 элемента ЗИЛИ 102, с выхода через выход 79 формирователя 74 - на управляющий вход 43 выходного регистра 40 и управляюший вход 60 блока 55 коррекции.По переднему фронту поступающего сигнала в выходной регистр 40 и в блок 55 коррекции заносится считанная информация, находившаяся на их входах. С выходов 46 и 47 выходного регистра 40 считанные данные заносятся в блок 55 коррекции через его информационные входы 56 и 57. В блоке 55 коррекции из поступивших туда данных формируются по определенному алгоритму контрольные биты и сравниваются с контрольными битами, поступившими в блок из накопителя б. По результатам сравнения определяется правильность считывания информации, возможность или невозмож 1298800Форлула изобретения ность ее коррекции. В случае правильного считывания информации она передается на выходы 48 и 49 выходного регистра 40, служащие выходами данных устройства. В случае появления корректируемой ошибки сигнал считывания, поступивший на вход 61 блока 55 коррекции, разрешает коррекцию считанной информации путем подачи на выходы 62 и 63 блока 55 коррекции сигналов коррекции, которые поступают на счетные входы 44 и 45 выходного регистра 40 и производят инверсию информации в разрядах, где находится неверная информация.На выходах 48 и 49 выходного регистра 40 появляется скорректированная считанная информация, а на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что информация была скорректирована. В слу чае появления некорректируемой ошибки на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что в информации появились некорректируемые ошибки. В режиме Хранение на входы 21 - 24 регистра 20 адреса, на вход 67 регистра 66 команд, на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодирования могут поступать любые сигналы. Для обеспечения режима Хранение достаточно на вход 2 блока 1 управления не давать сигнала запуска.В режиме Хранение возможна проверка информационных цепей накопителя, правильность занесения транслированных через накопитель данных в выходной регистр 40 и в блок 55 коррекции. Для этого необходимо на входы 36 и 37 входного регистра 35 и на входы 5 и 52 блока 50 формирования подать произвольные данные, на вход 78 формирователя 74 подать сигнал Контроль, а на вход 67 регистра 66 команд - команду записи.С входа 78 формирователя 74 сигнал Контроль попадает на вход 105 элемента ЗИЛИ 102 и с выхода 106 этого элемента через выход 79 формирователя 74 поступает на управляющий вход 43 .выходного регистра 40 и на управляющий вход 60 блока 55 коррекции.Прохождение входных данных через накопитель, занесение их в выходной регистр и в блок коррекции и проверка всех цепей происходит так же, как и в режиме Запись, за исключением того, что входные данные не записываются в накопитель, так как на входы микросхем памяти не подается сигнал выборки с выхода стробируемого дешифратора. 5 1 О 5 20 25 30 35 40 45 50 1. Запоминающее устройство, содержащее накопитель, информационные и контрольные входы которого соединены соответственно с выходами входного регистра и блока кодирования, входы которых являются информационными входами устройства, адресные входы накопителя подключены-к выходам младших разрядов регистра адреса, входы которого являются адресными входами устройства, а выходы старших разрядов соединены с кодовыми входами дешифратора, выходы которого подключены к входам выборки накопителя, управляющий вход которого соединен с входом блокировки блока коррекции, первым входом элемента И и первым выходом регистра команд, вход которого является входом записи устройства, блок синхронизации, вход которого является входом пуска устройства, а первый и второй выходы подключены соответственно к стробирующему входу дешифратора и к второму входу элемента И, информационные выходы накопителя соединены с информационными входами первой группы выходного регистра, информационные входы второй группы которого подключены к выходам первой группы блока коррекции, выходы первои группы выходного регистра являются информационными выходами устройства, а выходы второй группы выходного регистра соединены с информационными входами второй группы блока коррекции, информационные входы первой группы которого подключены к контрольным выходам накопителя, входы второй группы блока коррекции являются выходами номера сбойного разряда устройства, а один выход блока коррекции является выходом типа ошибки устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введен формирователь сигнала занесения данных, первый, второй и третий входы которого соединены соответственно с третьим выходом блока синхронизации, вторым выходом регистра команд и выходом элемента И, четвертый вход является входом режима контроля устройства, а выход подключен к синхровходам выходного регистра и блока коррекции.2, Устройство по п. 1, отличающееся тем, что формирователь сигнала занесения данных содержит элемент И и элемент ИЛИ, причем выход элемента И соединен с первым входом элемента ИЛИ, первый и второй входы элемента И и третий и четвертый входы элемента ИЛИ являются соответственно первым, вторым, третьим и четвертым входами формирователя, а выход элемента. ИЛИ - его выходом.Составитель О. ИсаевРедактор Е. Папи Техред И. Верес Корректор И.МускаЗаказ 75 /54 Тираж 590 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4