Устройство для управления вводом информации

(56) Авторское свидетельство СССРР 559465, кл. Н 04 Р 3/00, 1975.Авторское свидетельство СССРВ 489232, кл. Н 04 Г 3/00,. 1973. 54) УСТРОЙСТВ ОМ ИНФОРМАЦИИ 57) Изобретен и вычислитель ыть использов одсистем ввод беспечивающих нформации с с 0 ДЛЯ УПРАВЛЕ с е относится к о ой техники и мо о при построении каналов и устройс ввод измерительноилекцией некоторых изи СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ОПИСАНИ АВТОРСКОМУ СВ.,ЯО 12788 мерительных каналов, Цель изобретения - повышение надежности устройства за счет сокращения объема оперативнои памяти, Для достижения поставленной цели дополнительно используются второй блок формированияадреса, блок управления, обеспечивающие инверсную дисциплину выделения,т.е. селекцию данных для каналов,фаза которых не совпадает с заданной,если число выделяемых каналов больше половины общего числа коммутируемых измерительных каналов, и прямую дисциплину выделения, т.е, селекции данных для каналов, фаза которых совпадает с заданной величиной, если число выделяемых каналовменьше половины общего числа коммутируемых измерительных каналов,2 з,пф-лы, 5 ил,1278862 Изобретение относится к вычислительной технике и может быть использовано при построении подсистемввода, каналов и устройств, обеспечивающих ввод измерительной информации с селекцией некоторых измерительных каналов,Цель изобретения - повышение надежности устройства за счет сокращения объема оперативной памяти,путем использования инверсной дисциплины выделения, т,е. селекции данных для каналов, фаза которых несовпадает с заданной, если число выделяемых каналов больше половины 5общего числа коммутируемых измерительных каналов, и прямой дисциплины выделения, т,е, селекции данныхдля каналов, фаза или временной интервал которых совпадают с заданной 20величиной если число выделяемыхканалов меньше половины общего числа коммутируемых измерительных каналовНа фиг. 1 показана схема устройства, на Фиг. 2 - схема блокавыделения каналов; на фиг. 3 - схема блока формирования адреса нафиг, 4 - схема блока выбора режима,на фиг, 5 - схема блока управления. 30Устройство (фиг1) содержитблоквыделения каналов, блок 2 опе,ративной памяти, выходной регистр3, блоки 4 и 5 формирования адреса,блок б управления, блок 7 выборарежима, адресные входы 8, информационные входы 9, шины 10 управления,синхросигналы 11, шину 12 тактовойчастоты.Блок выделения каналов (фиг. 2) 40содержит элемент И 13, регистр 14фазы, счетчик 15 синхросигналов,бпок 16 сравнения, управляющийвход 17,Блоки 4 и 5 Формирования адреса 45полностью идентичны, В состав каждого блока (фиг. 3) входят первыйрегистр 18, счетчик 19 адреса, блок20 сравнения, блок 21 элементов И,второй регистр 22, управляющий вход 023, вход 24 перезаписи, счетный вход25, первый вход 26 разрешения записи, второй вход 27 Разрешения записи, управляющий выход 28.Блок 7 выбора режима (Фиг, 4) 5содержит регистр 29 команд, дешифратор 30 команд и три Н 8-триггера31-33, информационные выходы 34-36,сигнал 37 стробирования, выходы 38. 4Блок б управления (фиг, 5) содержит дешифратор 39, элемент НЕ40, шесть элементов И 41-46, дваэлемента ИЛИ 47 и 48, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 49, элемент 50 задержки и два элемента НЕ 51 и 52,Устройство работает следующим об"разом,Устройство выполняет два типа команд: Загрузка и Ввод". Все команды поступают в виде двоичногопараллельного кода по шинам 10 в регистр 29 команд блока 7. На выходахдешифратора 30 появляются сигналы,соответствующие коду команды, записанному в регистр 29.Команды загрузки предназначеныдля занесения в устройство исходнойинформации, К командам загрузки относят команды "Запись в память" (ЗП)и "Запись в регистр" (ЗР). По команде ЗП на выходе дешифратора 30 Формируются сигналы, сбрасывающие триггеры 31 и 33 в нуль, При этом блокируется поступление в устройствосинхросигналов 11 входного сообщения,так как на вход элемента И 13 с выхода 7 триггера 31 поступает низкий потенциал. Высокий потенциал нулевого выхода 36 триггера 33 черезэлемент И 46 поступает в блок 2 оперативной памяти, задавая операцию"Запись", По 1 шинам 8 в устройствопоступает адрес записи, а по шинам9 данные, которые по указанному нашинах 8 адресу записываются в блок2 оперативной памяти.По команде ЗР на выходе дешифратора 30 Формируются сигналы, сбрасывающие триггеры 31 и 33 в нуль,и сигнал 37 стробирования дешифратора 39 блока 6, Этот же сигнал,проходя через элемент НЕ 52 блокаб, .запирает элементы И 45 и 46,блокируя обращение к блоку 2 оперативной памяти, На соответствующемвыходе дешифратора 39 формируетсяимпульс записи в тот регистр блоков 4 и 5 Формирования адреса, номер которого поступает по шинам 38из регистра 29 на вход дешифратора39. Данные, загружаемые в регистрыблоков 4 и 5, поступают по шинам9, Одновременно с записью данных впервые регистры 18 происходит перезапись содержимого регистров 8 всчетчики 19 блоков 4 и 5 Формирования адреса. Сигналы перйэаписи Формируются на выходах элементов ИЛИ47 и 48 блока 6. Исходная информация, загружаемая в устройство по командам загрузки, зависит от режима,в котором осуществляется отборвходных сообщений дпя последующеговвода в ЭВМ - прямая селекция илиинверсная селекция.Для прямой селекции в блок 2 оперативной памяти загружается одинмассив данных, состоящий из чередующихся фаз выделяемых каналов и ихидентификаторов, При этом загружаются только регистры 18, 22 и счетчик19 адреса. Блок 4 при прямой селекции не используется.Для инверсной селекции в блок 2оперативной памяти загружаются двамассива: массив идентификаторов имассив фаз невыделяемых каналов,При этом загружаются регистры обоихблоков 4 и 5 формирования адреса.Причем блок 4 управляет массивомидентификаторов, а блок 5 - массивом фаз невыделяемых каналов,Команды ввода переводят устройство в режим ввода данных. К командамввода относятся команды Прямая селекция" (ПС) и "Инверсная селекция(ИС)По команде ПС на выходе дешифратора 30 формируются сигналы, устанавливающие триггеры 31 и 33 в единицу, а триггер 32 - в нуль, Приэтом синхросигналы 11 входного сообщения через элемент И 13 блока 6управления начинают поступать насчетный вход счетчика 15 блока 1 выделения каналовВысокий потенциалс единичного выхода 35 триггера 33через элемент И 45 устанавливаетдля блока 2 оперативной памяти режим "Чтение", Счетчик 15 блокапроизводит подсчет числа синхросигналов 11, поступающих с выхода элемента И 13. При совпадении содержи-.мого счетчика 15 и регистра 14 фазына выходе блока 1 выделения каналовпоявляется высокий потенциал, поступающий на элементы И 43 и 44 иИСКЛЮЧАЮЩЕЕ ИЛИ 49 блока 6 управления. Элементы И 41 и 42 заперты низким потенциалом с выхода 34 триггера 32. На выходе элемента 49 появляется сигнал, переписывающий код входного сообщения в выходной регистр 3,При появлении на шине 12 сигналатактовой частоты на выходе элементаИ 43 формируется сигнал, разрешающийпередачу кода с выхода счетчика 19 .5О1520 ческое выполнение программы селекции входных сообщений.После окончания сигнала тактовойчастоты на шине 12 на выходе элемента И 44 формируется сигнал, модифицирующий содержимое счетчика 19 блока 5.По команде ИС на выходе дешифратора 30 формируются сигналы, устанавливающие в блоке 7 выбора режиматриггеры 31-33 в единицу.При отсутствии совпадения содержимого регистра 14 фазы и счетчика 15 синхросигналон блока 1 выделения каналов на выходе элемента НЕ40 присутствует высокий потенциал,поступающий на входы элементов И 41и 42, При появлении на шине 12 сигнала тактовой частоты на выходе элемента И 41 формируется сигнал, разрешающий передачу через блок 21 элементов И блока 4 формирования адреса кода с выхода счетчика 19 блока4 на адресные входы блока 2 оперативной памяти. На выходе элементаИСКЛОЧАЛЗЕЕ ИЛИ 49 появляется сигнал, переписывающий в выходной регистр 3 код входного сообщения иидентификатор с выхода блока 2 оперативной памяти.После окончания сигнала тактовойчастоты на шине 12 на выходе элемента И 42 формируется сигнал, модифицирующий содержимое счетчика 19 блока 4 формирования адреса. При совпадении содержимого счетчика 19 адре. -са и второго регистра блока 4 на выходе блока 20 сравнения формирует 25 30 35 40 45 50 55 через блок 2 элементов И блока 5 на адресные входы блока 2 оперативной памяти. Через некоторое время после поступления адреса на выходе блока 2 появляется код фазы и значение идентификатора. Код фазы с выхода блока 2 переписывается в регистр 14 фазы сигналом с выхода элемента 50 задержки. Идентификатор с выхода блока 2 переписывается н регистр 3 сигналом с выхода элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 49.При совпадении содержимого счетчика 19 адреса и второго регистра 22 на выходе 28 блока 20 сравнения блока 5 формирования адреса формируется сигнал, поступающий через элемент ИЛИ 48 на вход 24 записи счетчика 19 блока 5, переписыная н него содержимое первого регистра 18 того же блока. Этим обеспечивается цикли 1278862 6ся сигнал, поступающий через элемент И 11 И 47 на вход 24 перезаписисчетчика 19, переписывая в него содержимое регистра 18 блока 4 формирования адреса.При появлении сигнала на выходеблока 1 выделения каналов сбрасываются сигналы на выходах элементаНЕ 40 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 49.Сигнал 12 тактовой частоты черезэлемент И 43 поступает на управляющий вход блока 21 элементов И блока 5 формирования адреса, разрешаяпередачу кода адреса из счетчика 19блока 5 на адресные входы блока 2оперативной памяти,Через некоторое время на выходеэлемента 50 задержки появляется сигнал, переписывающий значение фазы свыхода блока 2 оперативной памятив регистр 14 фазы, После окончаниясигнала 12 тактовой частоты на выходе элемента И 44 формируется сигнал, модифицирующий содержимое счетчика 19 блока 5 формирования адреса,Предлагаемая структура устройствапозволяет расширить возможности привводе измерительной информации иувеличить количество выделяемых каналов без увеличения емкости блокаоперативной памятиФормула изобретения1, Устройство для управления вводом информации, содержащее блок выделения каналов, блок оперативной памяти первый блок формирования адреса, адресные входы первой группы блока оперативной памяти являются адресными входами устройства, информационные входы блока оперативной памяти являются информационными входами первой группы устройства, адресные выходы первого блока формирования адреса соединены с адресными входами второй группы блока оперативной памяти, информационные выходы первой группы которого являются информационными выходами устройства, информационные выходы второй группы блока оперативной памяти соединены с информационными входами блока выделения каналов, о т л и ч а ю щ ее с я тем, что, с целью повьшения надежности устройства, в устройство , введены блок управления, второй блок формирования адреса, информационные входы первого и цторого блоков формирования адреса являются информационными входами первой группы устройства, адресные выходы второго блока формирования адреса соединены с адресными входами третьей группы блока оперативной памяти, первый управляющий выход блока управления подключен к входу стробирования блока выделения каналов, Ю синхровход блока выделения каналовявляется входом синхросигналов устройства, управляющий выход блока вы.деления каналов подключен к первомууправляющему входу блока управления,5 второй управляющий выход блока управления подключен к входу разрешения чтения блока оперативной памяти, третий управляющий выход блока управления подключен к входу разре шения записи блока оперативной памяти, четвертый управляющий выход блока управления является управляющим выходом устройства, пятый и шестой управляющие выходы блока управ ления подключены к управлякщим входам первого и второго блоков формирования адреса соответственно, седтмой и восьмой управляющие выходыблока управления соединены с входаЗц ми перезаписи первого и второго блоков формирования адреса соответственно, девятый и десятый выходы блока управления подключены к счетным входам первого и второго блоков формирования адреса соответственно, управляющие выходы первого и второго блоков формирования адреса подключены к второму и третьему управляющим входам блока управления со 4 О ответственно, одиннадцатый и двенадцатый выходы блока управления подключены к первым входам разрешениязаписи первого и второго блоков фор.мирования адреса соответственно, тринадцатый и четырнадцатый выходы блока управления подключены к вторым входам разрешения записи первогои второго блоков формирования адреса соответственно, тактовый вход блокауправления. является тактовым входомустройства, информационные входыпервой группы блока управления являются информационными входами второй группы устройства, стробирующийвход блока управления является стробирующим входом устройства, информационные входы второй группы являются информационными входами третьейгруппы устройства, управляющий вход7блока выделения каналов являетсяуправляющим входом устройства.2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит дешифратор, шесть элементов И, два элемента ИЛИ, элемент ИСКЛ 10 ЧАЮЩЕЕ ИЛИ, элемент задержки, три элемента НЕ, информационные входы дешифратора являются информационными входами первой группы блока, синхронизирующий вход дешифратора и вход первого элемента НЕ являются стробирующим входом блока, первые входы пятого и шестого элементов И соединены с выходом первого элемента НЕ, вторые входы первого, второго, пятого и шестого элементов И и второй вход элемента ИСКЛЮЧА 10 ЩЕЕ ИЛИ являются информационными входами второй группы блока, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы третьего и четвертого элементов И, вход третьего элемента НЕ являются первым управляющим входом блока, первые входы первого и второго элементов И соединены свыходом третьего элемента НЕ, вход второго элемента НЕ, третий вход первого элемента И и второй вход третьего элемента И являются тактовым входом блока, третий вход второго элемента И и второй вход четвертого элемента И подключены к выходу второго элемента НЕ, выход третьего элемента И и вход элемента задержки являются шестым управляющим выходом блока, выход элемента задержки является первым управляющим выходом блока, выход первого элемента И, выход второго элемента И, выход четвертого элемента И, выход элемента ИСКЛЮЧА 10 ЩЕЕ ИЛИ являются пятым, девятым, десятым, четвертым управляющими выходами блока соответственно, первый вход первого элемента ИЛИ является вторым управляющим входом блока управления, первый вход второго элемента ИЛИ явля 2788 б 2 5 10 15 20 25 30 35 40 45 8ется третьим управляющим входом блока управления, первый выход дешифратора подключен к второму входу первого элемента ИЛИ и является одиннадцатым управляющим выходом блока,выход первого элемента ИЛИ является седьмым управляющим выходом блока, четвертый выход дешифратора подключен к второму входу второго элемента ИЛИ и является двенадцатым управляющим выходом блока, второй итретий выходы дешифратора являютсятринадцатым и четырнадцатым управляющими выходами блока соответственно,выход, второго элемента ИЛИ являетсявосьмым управляющим выходом блокауправления, выход пятого элементаИ, выход шестого элемента И являют.ся вторым и третьим управляющими выходами блока соответственно,3, Устройство по п. 1, о т л и,ч а ю щ е е с я тем, что блок формирования адреса содержит счетчик,блок элементов И, блок сравнения,первый и второй регистры, информационные входы первого и второго регистров являются информационными вхо.дами блока, управляющие входы первого и второго регистров являются первым и вторым входами разрешения записи соответственно, информационныевыходы первого регистра соединены Синформационными входами счетчика,счетный вход которого является счетным входом блока, управляющий входсчетчика является входом перезаписиблока, выходы счетчика подключены кинформационным входам первой группыблока сравнения и блока элементовИ, информационные выходы второго регистра соединены с информационнымивходами второй группы блока сравнения, выход которого является управляющим выходом блока, управляющийвход блока элементов И является управляющим входом блока, информационные выходы блока элементов И являются адресными выходами блока, 12/8862Заказ б 84 но коми отк я афическое предприятие, г. Ужгород, ул. Проектная водственно-п Тираж ВНИИПИ Госу по делам 3035, Москва