Конвейерное устройство для потенцирования массивов двоичных чисел

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 6 Р 7/556 ОПИСАН ЗОБ ТЕНИ ТЕЛ ЬСТВ АВТОРСКОМУ С(21) 3742 (22) 17,0 (46) 15,1 71) Львов техническ комсомола (72) Н. В вер ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ 92/24-24.85, Бюл, У 42ский ордена Ленина полий йнститут им, Ленинского ркасский и В, М. Крищишин(56) .Авторское свидетельство СССР У 633017, кл. 6 .06 Р 7/38, 1976,Авторское свидетельство СССР В 572780, кл, С 06 Р 5/02, 1975,. (54)(57) КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ. МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее входной регистр порядка, входной регистр мантиссы, выходной регистр порядка, выходной регистр мантиссы, два сумматора, первый блок памяти, причем вход мантиссы устройства соединен с информационным входом входного ре- гистра мантиссы, о т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия, в него введеныФвосемь регистров, блок сдвига, второй блок памяти, третий сумматор, квадратор, коммутатор, блок синхронизации и элемент НЕ, причем вход порядка устройства соединен с информационным входом входного регистра порядка, выход которого подключен к управляющему входу блока сдвига, информационные входы которого соединены с выходами (и) младших разрядов входного регистра мантиссы (где и - число разрядов входного регистра мантиссы), выход первого разряда которого соединен с информационными входами первых разрядов ЯО 1191909 первого и второго регистров, информационные выходы блока сдвига подключены к информационным входам(и) млацших разрядов вт 1 орого регистра, выходы К разрядов которогосоединены с адресными входами первого блока памяти (где К - число старших разрядов второго регистра), выход первого блока памяти подключенк первому входу первого- сумматора,второй вход которого соединен с выходом второго регистра, выходы (1-1младших разрядов блока сдвига подключены к информационным входам(1-1) младших разрядов первого регистра (где 1 - число старших разрядов блока сдвига), выход первогорегистра соединен с информационнымвходом третьего регистра, выход первого . сумматора подключен к информа-ционному входу четвертого регистра,выходы К разрядов второго регистра соединены с информационными входамипятого регистра, выход третьегорегистра подключен к информационномувходу шестого регистра, выход четтого регистра соединен с входом квадратора, выход которого соединен синформационным входом седьмого регистра, выход пятого регистра соеди.нен с информационным входом восьмогорегистра, выход которого подключен кадресному входу второго блока памяти,выход шестого регистра соединен с первым входом второго сумматора, младший разряд второго входа которогочерез элемент НЕ подключен к выходупервого разряда восьмого регистра,выход седьмого регистра соединен свходом первой группы со сдвигом на1191909 5 20 один разряд в сторону младших разрядов третьего сумматора, вторая группа входов которого подключена к выходам второго блока памяти, выходпервого разряда восьмого регистрасоединен с управляющим входом коммутатора, первая группа информационных входов которого соединена с выходом третьего сумматора, выходы которого соединены с информационнымивходами второй группы со сдвигом наодин разряд в сторону младших разрядов коммутатора, выход которого соединен с информационным входом выходного регистра мантиссы, выход которого подключен к выходу мантиссыустройства, выход второго сумматорасоединен с информационным входом выходного регистра порядка, выход кото"рого соединен с выходом порядкаустройства, первый вход блока синхронизации подключен к входу пускаустройства, второй вход блока синхро.низации соединен с входом сброса устройства, первый выход режима блокасинхронизации подключен к выходусчитывания устройства, первый выходсинхроимпульсов блока синхронизациисоединен с синхровходами входных реИзобретение относится к вычислительной технике и предназначено дляиспользования в универсальных и специализлрованных вычислительных устройствах при обработке больших массивов данных, в формате с плавающейзапятойЦель изобретения - повьппение быст"родействия,На фиг, 1 представлена функциональная схема устройства для потенцирования массивов двоичных чисел;на фиг. 2 - блок синхронизации; нафиг3 - временные диаграммы работыустройства,Устройство для потенцированиямассивов двоичных чисел содержитвходной регистр порядка 1, входнойрегистр мантиссы 2, блок сдвига.3,первый и второй регистры 4 и 5, первый блок памяти 6, первый сумматор гистров порядка и.мантиссы, второйвыход синхроимпульсов блока синхронизации подключен к синхровходам первого и второго, регистров, третий выходсинхронмпульсов блока синхронизациисоединен с синхровходами третьего,четвертого и пятого регистров, четвертый выход синхроимпульсов блокасинхронизации подключен к синхровходам шестого, седьмого и восьмого регистров, пятый выход синхроимпульсовблока синхронизации соединен с синхровходами выходных регистров порядка и мантиссы, второй выход синхроимпульсов блока синхронизации подключен к синхровходам. первого и второгорегистров, третий выход, синхроимпульсов блока синхронизации соединен ссинхровходами третьего, четвертого ипятого регистров, четвертый выходсинхроимпульсов блока синхронизацииподключен к синхровходам шестого,седьмого и восьмого регистров, пятыйвыход синхроимпульсов блока синхронизации соединен с синхровходамивыходных регистров порядка и мантиссы, второй выход режима блока синхро"низации подключен к выходу записиустройства,27, третий, четвертый и пятый регистры 8, 9 и 1 О, квадратор 11, шестой, седьмой и восьмой регистры 12, 13 и 14, второй блок памяти 15, эле мент НЕ 16, второй и третий сумматоры 17 и 18, коммутатор 19, выходной регистр порядка 20, выходной регистр мантиссы 21, блок синхрони, зации 22 с входами 23 и 24 и выхода ми 25-31, Блок синхронизации 22(фиг, 2 ) содержит генератор импульсов 32, элемент И 33, триггер 34 исдвиговый регистр 35, причем прямойвыход генератора импульсов 32 соединен со стробирующим входом триггера 34, а инверсный выход - со стробирующим входом сдвигового регистра35. Вход "Сброс 24 соединен с входами сброса триггера 34 и сдвиговогорегистра 35, Вход "Пуск" 23 соединен с первым входом элемента И 33,х = я 2г х:х,+г 3. 11919второй вход которого соединен с инверсным выходом триггера 34, Выходэлемента И 33 соединен с информационным входом триггера 34, прямой выход которого соединен с информационным входом сдвигового регистра 35,Выход первого разряда сдвиговогорегистра 35 соединен с выходом 25"Считывание" блока синхронизации 22,выход третьего разряда - с выходом О26, выход пятого разряда - с выходом27, выход седьмого разряда - с выходом 28, выход девятого разряда - свыходом 29, выход одиннадцатого разряда - с выходом 30, выход тринадцатого разряда - с выходом 31 "Запись"блока синхронизации 22, первый выход26 блока синхронизации 22 соединенс синхровходами выходных регистровпорядка и мантиссы 1 и 2, второй выход 27 - с синхровходами первого .ивторого регистров 4 и 5, третий ичетвертый выход 28 - с синхровходамитретьего, четвертого и пятого регистров 8, 9 и 10, четвертый выход 29 - 25с сихровходами шестого, седьмого ивосьмого регистров 12, 13 и 14, пятыйвыход 30 - с синхровходами выходныхрегистров порядка и мантиссы 20 и 21.Выходы входного, регистра порядка З 01 соединены с управлящцими входамиблока сдвига 3, информационные входыкоторого соединены с выходами всехразрядов входного регистра мантиссы2, исключая первый (знаковый), Выходпервого разряда входного регистрамантиссы 2 соединен с входами первыхразрядов первого и второго регистров4 и 5, входы остальных разрядов которых соединены с выходами блока 40сдвига 3Выходы второго регистра 5соединены с первыми входами первогосумматора 7,. вторые входы которогосоединены выходами первого блока памяти 6, Кроме того, выходы К старших 45разрядов второго регистра 5 соединеныс адресными входами первого блока.памяти 6 и входами пятого регистра10. Выходы первого сумматора 7 соединены с входами четвертого регистра9. Выходы, четвертого регистра 9 соединены с входами квадратора 11, выходы которого соединены с входамиседьмого регистра 13, Выходы пятогорегистра 10 соединены с входами восьмого регистра 14. Выходы восьмогоегистра 14 соединены с адреснымиходами второго блока памяти 15,09 4Кроме этого, выход первого разрядавосьмого регистра 14 соединен с входом элемента НЕ 16 и управляющим входом коммутатора 19, Выходы второгоблока памяти 15 соединены с вторымивходами третьего сумматора 18, первые входы которого соединены с выходами седьмого регистра 13 со сдвигомна один разряд влево. Выходы третьегосумматора 18 соединены с первыми входами коммутатора 19 со сдвигом наодин разряд вправо, Вторые входы коммутатора 19 соединены с выходами третьего сумматора 18 без сдвига, Выходыкоммутатора соединены с. входами выходного регистра мантиссы 21. Выходэлемента НЕ 16 соединен с вторым входом младшего разряда второго сумматора 17. На вторые входы остальныхразрядов второго сумматора 1 7 поданпотенциал "0", Первые входы второгосумматора 17 соединены через вестойи третий регистры 12 .и 8 с выходамипервого регистра 4, Выходы второгосумматора 17 соединены с входами выходного регистра порядка 20, Коммутатор может быть выбран любым облаФдающим достаточным быстродействиеМ.Блок сдвига легко построить припомощи селекторов-мультиплексоров.Принцип построения быстродействующегосдвигателя известен,Первый-восьмой регистры 4, 5, 8,9, 10, 12,. 13 и 14 предназначены длякратковременного запоминания результатов промежуточных вычислений идля обеспечения конвейерного способаобработки. Регистры 5, 9 и 13 имеютразрядность и, регистры 4, 8 и 12 разрядность 1, а регистры 1 О и 14 разрядность К, при этом= 2 -1,а К определяется иэ условий приближения.Вычисление функции у2 от аркгумента х (х 1( 2 к.)производится следующим образом,В форме с плавающей запятой аргумент х представляется в виде где к - мантисса аргумента (0,5 (где г - целая часть аргумента(г 3 с 2 )г 4 - дробная часть аргумента( г 4.1) .Заметим, что знак г и г определяется знаком мантиссы аргумента.Вычисление функции у 2" произведем следующим образом,2 х,2 в+Ф 2 в;24При положительном аргументе х величина г также положительна и имеет место выражение 10 142 с 2 При отрицательном аргументе х(г сО). 0,5 с 2 с 1 20 Поэтому при отрицательном аргугфменте величина 2 представляет собоймантиссу выходного числа, а величинаг - порядок. При положительном аргу 4,25менте величину можно нормализоватьпутем сдвига на один разряд вправо,В этом случае мантисса выходного числа равна 0,5 2 , а порядок - г 3 + 1,гДенормализация аргумента производится; блоке сдвига 3.Вычисление функции .у2 (гс 1)гпроизводится на основе метода сегментной аппроксимации выражением уа1А + 0,5 (х + В), где константы Аи В выбираются из условия минимизации абсолютной погрешности,Диапазон изменения аргумента(-1 с гс 1) разбивается на интервалы,количество которых определяется требуемой точностью, причем границы40интервалов выражаются К старшими разрядами аргумента,На разных интервалах константыА и В имеют различные значения, Константы В хранятся в первом блокепамяти 6, а константы А - во второмблоке памяти 15. Адресация к каждомублоку памяти осуществляется по Кстаршим разрядам аргумента, которыеопределяют в каком интервале находится аргумент, .Устройство работает следующим образом,Перед началом работы устройствапо сигналу "Сброс" 24 (фиг, 3 а)триггер 34 и сдвиговый регистр 35блока синхронизации 22 приводятся висходное состояние. По сигналу."Пуск" 23 (фиг, 3 б ) элемент И 33 пропускает си.нал с инверсного выхода триггера 34 на информационный вход этогоже триггера, Триггер 34 работаетв режиме деления частоты генератораимпульсов 32 ( фиг, 3 в ) на два(фиг, 3 г ), По заднему фронту сигнала генератора импульсов 32 информацияс выхода триггера 34 заносится всдвиговый регистр 35, В результатеработы устройства на выходах 25-31блока синхронизации 22 вырабатывается,"лесенка" импульсов управления внутренних регистров устройства и внещ-,Фних схем памяти. При этом выход 25"Считывание"(фиг, 3 д )используетсядля управления считывания очередного слова данных из внешней памяти,выход 26 (фиг. 3 е) - для управлениязаносом чисел в регистры 1 и 2, выход 27 (фиг. 3 к) - в регистры 4 и5, выход 28 (фиг, 3 л) - в регистры8-10, выход 29 (фиг, 3 м) - в регистры 12-14, выход 30 (фиг, 3 н)в регистры 20 и 21, выход 31(фиг, 3 о) - для управления записьюрезультата во внешнюю память, Послеснятия сигнала "Пуск" 23 блок синхронизации 22 прекращает вырабатыватьсигналы управления, начиная с верхних ступеней конвейера, Таким образом обеспечивается корректноезавершение обработки операндов,находящихся во внутренних регистрахустройства во время снятия сигнала"Пуск" 23,В первом такте работы устройствав регистр 1 поступает порядок аргумента х 1, а в регистр 2 - мантисса.С выхода регистра 1 значение порядка аргумента поступает на управляю.щие входы блока сдвига 3. При этомпервый (знаковый) разряд указываетна направление сдвига "1" - сдвигвправо, "0" - сдвиг влево ), а число,определяемое разрядами 2-а регистра1, - на количество сдвигов, Значащиеразряды регистра мантиссы 2 (2-и)поступают на информационные входыблока сдвига 3, где производитсяденормализация аргумента х.Во втором такте значение знакааргумента х записывается в первые(знаковые) разряды регистров 4 и5, в разряды 2 - 1 регистра 4 записывается целая часть аргумента х,а в разряды 2-и регистра 5 - дробная7 119 часть аргумента х. В регистры 1 и 2 записываются значения порядка и мантиссы нового аргумента х , С выхода регистра 5 значение дробной части аргумента х поступает на сумматор 7. Одновременно из блока памяти 6 по адресу, указанному К старши ми разрядами дробной части аргумента х, выбирается константа В и также поступает на. сумматор 7. В сумматоре О 7 производится выработка суммы г 4 + + Вф.В третьем такте значение г + В(,1)4 записывается в регистр 9 и возводится в квадрат в квадраторе 11, Одновременно значение К старших разрядов ,дробной части аргумента х записывается в регистр 10, а целая часть аргумента х иэ регистра 4 переписывается в регистр 8. В том же такте в ре гистры 1 и 2 заносятся порядок и мантисса нового числа х, а в регистры 4 и 5 - целая и дробная части числа хВ четвертом такте значение (г + 252+ В ) записывается в регистр 13 и со сдвигом на один разряд вправо поступает на сумматор 18. Одновременно значение К старших разрядов аргу-, мента х из регистра О переписывает-З 0 ся в регистр 14 и поступает на адресные входы блока памяти 15, откуда . выбирается соответствующая константа А и поступает на второй вход сумО)матора 18, где формируется, значениеУ( = А(1) + Оф 5(г + В 1 . С выхо да сумматора 18 значение у ) поступает на вход коммутатора 19. Если аргумент х имеет положительный .знак,909то в первом разряде регистра 14 хранится "0" и значение у(1 поступаетна вход регистра 21 через коммутатор9 со сдвигом на один разряд вправо,т,е, нормализуется, а на второй входмладшего разряда сумматора 17 черезэлемент НЕ 16 поступает значение "1",На первые входы сумматора 17 с выхода регистра 12 поступает значениецелой части аргумента х . На выходесумматора 17 формируется значениег + 1. Если аргумент х имеет от(1)1рицательный знак, то значение "1",поступающее с выхода первого разрядарегистра 14 на управляющий вход коммутатора 19, разрешает прохождениезначения УЖ с выхода сумматора 18на вход регистра 2 без сдвига, а навход младшего разряда сумматора 17через элемент НЕ 16 поступает "0".В этом случае на выходе сумматора17 значение г"), В этом же тактев регистры 1 и 2 заносится порядоки мантисса нового аргумента х . в ре 4 Угистры 4 и 5 - значения г и г4для аргумента х, а в регистры 8, 9 ии 10 - значения гФ гР) + В Ф иф 4значение К старших разрядов г сост4ветственно,В пятом такте в регистр 20 заносится порядок выходного числа, а в регистр 21 - мантисса, В регистры 1 и 2 заносится. новый аргумент х а в5 регистры 4, 5, 8, 9, 10, 12, 13 и 4- результаты промежуточных вычислений над числами х 4, х и х, Регистр 20 имеет разрядность+ 1 чтобы исключить переполнения сумматора 7, 1191909итжРомиг е Чуляп Составитель А,Редактор М, Дылын Техред М.Кчзьм ректор А. Обручар 4/46 Тираж 709 . Подпи ВНИИПИ Государственного комитета по делам изобретений и открыти 113035, Москва, Ж, Раушская наб, ак 4 Филиал ППП Патент", г. Ужгоро Проектная,716 сноеСССР