Устройство для вычисления квадратного корня

С 01 ОЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 7 5 СГГОЮММ ОПИСАНИЕ ИЗОБРЕ НИЯ ЙИБДЮОЫМ ТОРСК В ЕТЕЛЬСТ У ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Львовский ордена Ленина политехнический институт им.Ленинского комсомола и Институт прикладных проблем механики и математики АН УССР(56) Авторское свидетельство СССР У 716038, кл. С 06 Р 7/552, 1976.Авторское свидетельство СССР В 922735, кл, С 06 Г 7/552, 1979.(54)(57) 1, УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее семь регистров, два сумматора, два блока памяти и блок синхронизации, причем выход первого регистра подключен к информационному входу второго регист. ра, выход первого сумматора подклю-, чен к информационному входу пятого регистра, отличающее с я тем, что, с целью расширения диапазона входных чисел, в него введены элемент И и умножитель, причем адресный вход первого блока памяти, начиная с второго разряда, подключен к выходу третьего регистра, начиная с второго разряда, и к информационному входу четвертого регистра, начиная с второго разряда, инверсный выход последнего разряда первого регистра подключен к первому входу элемента И, выход первого разряда третьего регистра подключен к второму входу элемента И,.выход элемента И подключен к первому разряду адресного входа первого блока памяти и к входу перво 801191908 д го разряда четвертого регистра, выход четвертого регистра подключенфк адресному входу второго блока памяти, выход второго блока памяти подключен к первому информационному входу первого сумматора, выход шестого регистра подключен к второму информационному входу первого сумматора, выход умножителя подключен к информационному входушестого регистра, выход третьего регистра подключен к первому информационному входу умножителя, выход первого блока памяти подключен к второму информационному входу умно-. жителя, выход второго регистра подключен к первому информационному входу второго сумматора, выход последнего разряда второго регистра подключен к последнему разряду второго информационного входа второго сумматора, второй информационный вход второго сумматора, за исключением последнего разряда, подключен к шине логического нуля устройства, выход второго сумматора подключен со сдвигом на один разряд в сторону последнего разряда к информационно-, му входу седьмого регистра, первый выход блока синхронизации является выходом Считывание" устройства, второй выход .блока синхронизации подключен к входу синхронизации первого и третьего регистров, третий выход блока синхронизации подключен к входу синхронизации второго, четвертого и шестого регистров, четвертый выход блока синхронизацииподключен к входу синхронизации пятого и седьмого регистров, пятый выход блока синхронизации является выходом "Запись" устройства, первыйвход блока синхронизации являетсявходом "Пуск" устройства, а второйвход блока синхронизации " входом"Сброс" устройства. 2. Устройство по п,1, о т л и - ч а ю щ е е с я тем, что блок синхронизации содержит генератор тактоных импульсов, элемент И, триггер и сдвиговый регистр, причем иннерсный выход триггера подключен к первому входу элемента И блока синхронизации, прямой выход триггера подключен к информационному входу сцвигового регистра, выход элемента И блока синхронизации подключен к уп 1Изобретение относится к вычислительной технике и предназначено дляиспользования н универсальных и специализированных вычислительных устройствах при обработке данных в Формате с плавающей запятой.Цель изобретения - расширениедиапазона входных чисел за счет обработки чисел в Формате с плавающейзапятой,На фиг.1 представлена функциональная схема устройства; на фиг.2 -блок синхронизации; на фиг.3 - временные диаграммы работы устройства.Устройство (Фиг;1) содержит входной регистр 1 порядка, входной регистр 2 мантиссы, элемент И 3, блок4 памяти, умножитель 5, регистры 6 -8, блок 9 памяти, сумматоры 10 и 11,выходной регистр 12 порядка, выходной регистр 13 мантиссы и блок 14синхронизации с входами 15 и 16 ивыходами 17 - 21,Блок 14 синхронизации (фиг.2 ) со 25 держит генератор 22 тактовых импуль:сов, элемент И 23, триггер 24 и сдвиговый регистр 25.Промежуточные регистры 6,7 и 8 предназначены для кратковременного ЗО запоминания результатов промежуточных вычислений и обеспечения конвейерного способа обработки,равляющему входу триггера, прямойвыход генератора тактовых импульсовподключен к счетному нходу триггера,инверсный выход генератора тактовыхимпульсов подключен к входу синхронизации сдвигоного регистра, выходыпервого, третьего, пятого, седьмогои девятого разрядов сдвигового регистра являются соответственно первым, вторым, третьим, четвертым ипятым выходами блока синхронизации,второй вход элемента И блока синхронизации является перным входом блока синхронизации, а соединенные между собой входы сброса сдвигового регистра и триггера являются вторымвходом блока синхронизации,2Вычисление функции у = Гх от аргумента х (2 ( х ( 2 ) производится следующим образом. В формате с плавающей запятой аргумент х представляется н виде где х - мантисса аргумента; х - порядок аргумента. Используется следующий алгоритм; если х - четное; если х 2 - нечетное.Таким образом, порядок искомого числа определяется путем прибавления значения младшего разряда порядка аргумента к значению порядка аргумента. После этого производится сдвиг порядка на один разряд вправо. Вычисление мантиссы результата производится на основе метода сегментной аппроксимации функции выражением вида у = А+Вх, где А и В - коэффициенты наилучшего равномерного приближения, минимизирующие абсолютную погрешность.При вычислении мантиссы результата для случая нечетного порядка аргумента в блоке 4 памяти запоминается не коэффициент В, а коэффициент11 919 0,5 В. Это позволяет устранить операцию сдвига мантиссы при нечетном по рядке.Диапазон изменения аргумента(0,25;1 ) разбивается на интервалы,количество которых определяется требуемой точностью, причем границы интервалов выражаются К старшими разрядами аргумента.На разных интервалах константы А 1 Ои В имеют различные значения. Константы В хранятся в блоке 4 памяти,а константы А - в блоке 9 памяти.Адресация к каждому блоку памятиосуществляется по К старшим разрядам мантиссы и младшему разряду порядка,Устройство работает следующим образом,Перед началом работы устройства 20по сигналу "Сброс" 15 (фиг.За ) триг.гер 24 и сдвиговый регистр 25 приводятся в исходное состояние. Посигналу "Пуск" 16 (фиг.Зб ) элементИ 23 разрешает триггеру 24 работать 25в режиме деления частоты ГТИ 22(фиг,Зв ) на два (фиг.Зг ). Информацияс выхода триггера 24 поступает навход сдвигового регистра 25. С выходов нечетных разрядов сдвигового З 0регистра 25 снимаются необходимыесигналы управления схемами внешнейпамяти и внутренними регистрами устройства, Сигнал с выхода "Считыванйе" 17 используется для управления, считыванием очередного числа извнешней памяти (фигЗд), с выхода18 - для управления регистрами 1и .2 (фиг.Зе ), с выхода 19 - для управления регистрами 6,7 и 8 (фиг.Зк), 40с выхода 20 - для управления регистрами 12 и 13 (фиг.Зл ), с выхода 21 -для управления записью результатаво внешнюю. память (фиг,Зм ).В первом такте работы устройства 4во входной регистр 1 порядка и вход-.ной регистр 2 мантиссы поступаютпорядок х" и мантисса х" входного2числа, Старший разряд адреса константы В образуется путем логического умножения прямого значения 08 4старшего разряда мантиссы и инверс ного значения младшего разряда порядка входного числа. Остальные разряды адреса константы В представляют собой прямые значения разрядов. мантиссы с 2-го по К-й. Таким образом, при четном порядке входного числа адрес констант образуется по К старшим разрядам мантиссы. В дан ном случае старший разряд адреса всегда равен "1", так как мантисса нормалиэована. При нечетном порядке входного числа старший разряд адреса равен "0", а остальные разряды адреса представляют собой раз. ряды мантиссы входного, числа с 2- го по К-й. По адресу констант иэ блока 4 памяти выбирается эначейие константы В 1 (если порядок четный ) или константы 0,5 В (порядок нечетный ) и поступает на умножитель 5, где формируется произведение х В 1х В (или соответственно . " ).Во втором такте порядок х" переписывается в регистр 6, произведение х.В заносится в регистр 7, а значение адреса констант - в регистр 8. Во входной регистр 1 порядка и входной регистр 2 мантиссы заносятся порядок и мантисса нового числа. Порядок числа х 1 поступает на сумматор 10. Если значение хнечетно,(1 то на сумматоре 10 к нему прибавляется единица. По значению адреса констант из блока 9 памяти выбирается константа А 1. На выходе сумматора 11 формируется значение мантиссы результата.В третьем такте значение порядка иэ регистра 6 переписывается в выходной регистр 2 порядка со сдвигом на. один. разряд вправо, т.е, формируется значение порядка результата.В выходной регистр 13 мантиссы заносится искомое значение мантиссы.В регистры 6,7 и 8 заносятся результаты промежуточных вычислений над вторым аргументом, а в регистры 1 и 2 поступает новое значение аргумента.1191908Составитель С. СилаевРедактор М.Дьшын Техред М.Кузьма Корректор Г.РешетникЗаказ 7164/46 Тираж 709 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4