Устройство для деления двоичного числа на коэффициент

о со ГОСУДЮфСТНЕННЫЙ КОМИТЕТ СССР, ПО ДЕЛА 4 ИЗОБТИНИЙ И 0 П (РТИй ОПИСАНИЕ ИЗОБРЕТЕНИЯ Н АВТОРСКОМУ СВИДЕТЕЛЬСВУ (21:). 3414749/18-.24 ного блока, второй вход первого эле- .(22):01:,04,82 . . мента ИЛИ, инверсный вход второго (:4 б)07.02.84 Вюл.Р 5 элемента запрета и первый вход эле- (72) В.И,Жабин, В.И.Хорнейчук,мента И которого соединены с выхо. - В;В.Макаров и В,ПЛарасенко . дом второго коммутатора, управляющий (71)-Милевский;ордена Ленина палитех- вход которого соединен с управляющим нический, институт им. 50"летия Вели-входом первого коммутатора и входом кой Октябрьской социалистической:ре-. управления выбором типа коэффициента волюциаустройства, первый инФормационный (53), 681.325.(088;8):: . вход которого соединен с первым вхо- (56),1,: Авторское свидетельство СССР дом второго элемента ИЛИ, инверсным Р 758153, кл,с:06 У.7/52, 1975,входом:первого элемента запрета и2. патент Японии М. 5 О, . вторым входом элемента И вычислителькл,0 Об р. 7/52, 1975, - ного блока, второй информационный вход3,-Авторскоесвидетельство СССР .устройства соединен с вторым входом В 662938,кл,с 06 Г 7/52,1979(прототип)второго элемента ИЛИ и прямым входом (54)(,57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЖ-. второго злементазапрета вычислитель-ИЧНОГО ЧИСЛА НА КСЭфФИЦИЕН 7,:содержа- ного блока, тактовый вход первого щеепервый и второй сдвигающие регис- триггера которого соединен с тактс- тры, входысдвига которых соединены . вым входом второго триггера и тактос тактовцм входом устройства, о т - вым входом устройства, выход второ.л и.ч а ю щ е е с я тем, что, с це- го элемента запрета вычислительного лью повышения быстродействия, в не- блока. соединен спервым входом третье- р го введены первый и второй коммута-го элемента ИЛИ, второй вход которо-торы, первый и .второй в-входовые эле- го соединен с выходом первого элеменменты ИЛИ (где а -разрядность коэф- тазапрета,а:третий вхоп; с выходомфициента), первая и вторая,группы элемента И и первым входом четвер- элементов И, вычислительный блок.,со- того элемента ИЛИ, второй вход кото- держащий первый, .второй, третий,. рого соединен с выходом третьего эле ф четвертый и пятый элементы запрета, мента запрета, инверсный вход кото- первый и второй триггеры, элемент И, рого соединен .с выходом третьего эле первый и второй элементы. ИСКЛЮЧАЮЩЕЕ мента ИЛИ и с первым входом первого ИЛИ, первый, второй, третий и чет- элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход вертый элементы ИЛИ, причем выходы . которого соединен с прямым входом элементов.И первой и второй. групп . третьегоэлемента запрета и с выхосоответственно соединены с входами дом первого триггера, информационный первого и второго. элементов ИЛИ,вы- вход которого соединен с выходом вто ход первого элемента или. соединен с . рого элемента ЙсключАющее или, пер- ев первыми информациониики входами пер- вый вход .которого соединен с выхо- фф вого и второго коммутаторов, выход .дом первого. элемента ИЛИ, а второй второго элемента ИЛИ соединен с: вто-. . вход с выходом второго элемента ИЛИ, рыми информационными входами перво- информационный вход второго триггера го и второго коммутаторов, выход соединен с выходом первого элемента . первого коммутатора соединен с пер- ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго трнгвым входом первого элемента ИЛИ вы- . гера соединен с инверсным входом четчислительного:блока и прямым входом вертого элемента запрета и с прямым первого элемента запрета вычислитель- входом пятого элемента запрета, ин1072040 версный вход которого соединен с выходом четвертого элемента ИЛИ и спрямым входом четвертого элементазапрета, выход которого соединен спервым выходом устройства и вторыминформационным входом первого сдвигающего регистра, выход пятого элемента запрета соединен с вторым выходом устройства и вторым входомвторого сдвигающего регистра, выходы Изобретение относится к вычислительной технике и может быть применено в системах автоматического управления, измерения и контроля.Известно устройство для деления 5 двоичного числа на коэффициент, в состав кЬторого входит (и) вычитателей, где и - разрядность операнда. Каждый вычислитель состоит из полусумматора., элементов ИСКЛЮЧИОЩЕЕ 10 ИЛИ, И, ИЛИ 1 .Недостатком устройства является ограниченная область применения вследствие малого набора коэффициентов, 5Известно также делительное уст- ройство, с помощью которого можно производить деление на коэффициент. В его состав входят регистры, сум- маторы, схема управления.Однако устройство обладает низким быстродействием .в тех случаях, когда информация поступает на вход устройства последовательным кодом, начиная со старших разрядов. Это не позволяет эффективно использовать его в 25 системах управления процессами в реальном масштабе времени, когда инФормация поступает на входы устройства, например, с преобразователей аналог-код или цифровых измеритель- ЗО нцх приборов поразрядного уравнове.шивания. В этом случае в устройствах необходимо время для накопления всех цифр операндов, и общее время вычис 4 ления результата. составит 1=1 +35ц Ю где С- время .накопления операндов, й - время вычисленйй в устройстве. На протяжении времени 1 нельзя формировать управляющее воздействие для исполнительного органа системы ,управления, так как информация о его величине отсутствует.Наиболее близким к изобретению является устройство, содержащее блок суммирования, регистры делимого делителя, частного, триггер, дешифра 45 тор, элемент ИЛИ. Регистры делимого и частного являются сдвигающими, Суммирующий блок предназначен для сумпервого и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп,вторые входы элементов И первой группы соединены соответственно с вторыми входами элементов И второй группы и соот-ветственно с входами управлЕния заданием величины коэффициента устрой-.ства. Фмирования четырех .кодов и содержит (и+6) разрядов. Причем регистр частного соединен с первым и вторым выходами дешифратора и первым и вторым выходами устройства, выход элемента ИЛИ соединен с первым входом управления регистра делителя, выходы ко" торого соединены,с первой группой .информационных .Входов сумматора, первый и второй входы дешифратора соединены соответственно с прявюм и инверсным выходом старшего разряда сумматора, выходы регистра делимого соединены а второй группой входов сумматора,. а первый и второй информационные входы, регистра делимого соединены с первой и второй информационными, цшнами, прямой и инверсный выходы старшего разряда сумматора соединены .с вторым и третьим входами управления регистра делителя и с первым и вторым входами триггера, выходы которого соединеныс третьим и четвертым входами дешифратора, третья и четвертая информационные шины соединенысоответственно с первой .и второй группой информационных входов регистров делителя и частного, выходы которого соединены с третьей группой входов сумматора, пер" вая шина управления соединена с входом управления сумматора и четвертым входом управления регистра . делителя, вторая шина управления со.единена .с.первым входом элемента ИЛИ, счетным входом триггера, вкодом управления регистра делимог 6 и третьим входом управления регистра частного, третья шина управления соединена с вторым входом элемента ИЛИ, пятым входом управления регистра делителя, четвертым входом управления регистра. частного. Это устройство позволяет вычислять частное от деления двух чисел при поразрядном поступлении операндов. При этом операнды и результат представлены избыточныч двоичнымкодом с цифрами 1, О, 1 3 .Недостатком известного устройства является низкое быстродействие вслед"Ч = фт.де+ ф + с 0Целью изобретения является повышение быстродействия.Поставленная цель достигаетсятем, что в устройство, содержащеепервый к второй сдвигающие регистры, 15входы сдвига которых соединены стактовым входом устройства, введены первый.и второйкоммутаторы,первый и второй щ-входовые элементыИЛИ (где в - разрядность.коэффициента), первая и вторая группы элементов,И, вычислительный блок, содержа.щий первый, второй, третий, четвертый и пятый элементы запрета, первыйи второй триггеры, элемент И, первый и второй .элементы ИСКЛЮЧАЮЩЕЕИЛИ, первый, второй, третий и чет. вертый элементы ИЛИ, причем выходыэлементов И первой и второй группсоответственно соединены с входамипервого и второго элементов ИЛИ, выход первого элемента:ИЛИ соединен спервыми информационными входами пер-вого и второго коммутаторов, выходвторого элемента ИЛИ соединен свторыми инфорМационными входами:первого и второго коммутаторов, выход первого коммутатора соединен спервым входом первого элемента ИЛИвычислительного блока и прямым вхо"домпервого элемента запрета вычис-40лительного блока, второй вход первого элемента ИЛИ, инверсный входвторого элемента запрета и первый.вход элемента И которого соединеныс выходом второго коммутатора, уп- . 45равляющий.вход которого соединен.,суправляющим входом первого коммутатора и входом управления выборомтипа коэффициента устройства, первый информационный вход которогосоединен с первым входом второго эле..мента ИЛИ, инверсным входом первого.элемента запрета и вторь 1 м входомэлемента И вычислительного блока,второй информационный вход устройства соединен с вторым .входом вто-.рого:элемента ИЛИ и прямым входомвторого элемента запрета вычислительного блока, тактовый вход первого триггера. которого соединенстактовым входом второго триггера и 60тактовым входом устройства, выходвторого элемента запрета вычислительного блока соединен с первымвходом третьего элемента ИЛИ, второй вход которого соединен с. выхо ствие большого времени вычислений вкаждом цикле. Время выполнения циклав известном устройстве состоит из времени сдвига ссз, времени суммирования четырех кодов 1. и времени суммирования двух кодов 1, в суммирую-. 5щем блоке. Таким образбм, время вы.полнения цикла вычислений в известном устройстве составит дом первого элемента запрета, а третий вход - с выходом элемента И и первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего. элемента запрета, инверсный вход которого соединен с выходом третьего элемента ИЛИ и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо- . го соединен с прямым входом третьего элемента запрета и с выходом первого триггера, информационный вход которого соединен с выходом второ-. го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом первого элемента ИЛИ, а второй вход с выходом второго элемента ИЛИ, информационный вход второго триггера соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго триггера соединен с инверсным входом четвертого элемента запрета и с прямым входом пятого элемента запрета, инверсный вход которого соединен с выходом четвертого элемента ИЛИ и с прямым входом четвертого элемента запрета, выход которого соединен с первым выходом устройства и вторым информационным входом первого сдвигающего регистра,.выход пятого элемента запрета соединен с вторым выходом устройства и вторым входом второгосдвигающего регистра, выходы первого и второго сдвигающих регистров соединены соответственно с первыми входами элементов И соответственно первой и второй групп, вторые входы элементов И первой группы соединены соответственно с вторыми входами элементов И второй группы и соответственно с входами управления заданием величины коэффициента устройства.На фиг.1 изображена структурная схема устройства для деления двоичного числа на коэффициент; на фиг.2-. структурная схема вычислительного блока.3Входы 1 и 2, устройства подключены к входам 3 и 4 вычислительного блока 5, выход 6 которого связан с выходом 7 устройства и информационным входом сдвигающего регистра 8, а выход 9 - с выходом .10 устройства .и информационным входом сдвигающего.регистра 11. Выходы сдвигающего регистра 8 подключены к первым вхо. дам элементов И 12.1-12.щ, выходы которых связаны с входами элемента ИЛИ 13. Выходы сдвигающего регистра 11 соединены с первыми входами элементов И 14.1-14.в, выходы которых связаны с входами элемента ИЛИ 15. Вторые входы каждых )-х (,)=1,щ) элементов И 12.) и 14., соединены с входом 16. устройства. Выходы элементов ИЛИ 13 и 15 связаны с информационными входами коммутаторов1072040 10 17 и 18. Управляющие входы коммутаторов 17 и 18 подключены к входу 19 управления выбором типа коэффициента устройства, Тактовый вход 20 устройства связан с управляющим входом 21 вычислительного блока 5, а также с входами сдвига сдвигающих регистров 8 и 11. Выходы коммутаторов 17 и 18 подключены соответственно к входам 22. и 23 вычислительного блока 5.Вычислительный блок 5 может, быть построен следующим образом (фиг.2),Вход 3 соединен с входом элемента ИЛИ 24, с инверсным входом эле-. мента 25 запрета и с входом злемен та И 26. Вход 4 связан со входом элемента ИЛИ 24 и с прямым входом элемента 27 запрета. Вход 23 соединен с входом элемента И 26 и элемента ИЛИ 28, а также с инверсным 20 входом элемента 27 запрета. ВХод 23 подключен к входу элемента ИЛИ 28 и к прямому входу элемента 25 запрета. Выходы элементов ИЛИ 24 и 28 соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29, выход которого подключен к входу триггера 30. Выходы элементов 25 и 27 запрета и элемента И 26 связаны с входами элемента ИЛИ 31 , выход которого подключен к входу элемента ИСКЛЮЧАЮЩЕЕ .ИЛИ 32 и к инверсному входу элемента 32 запрета, прямой вход элемента 33 и второй вход элемента ИСКЛЮЧАЮ-. ЩЕЕ ИЛИ 32 подключены к выходу триггера 30. Выход элемента ИСКЛЮЧАК 6 ЦЕЕ ИЛИ 32 ф связан с входом триггера 34. Выходы элементов И 26 и запрета 33 соединены с входами элемента ИЛИ 35, выход которого связан с первым входом эле" мента 36 запрета и с инверсным вхо дом элемента 37 запрета. Выход триггера 34 подключен к вторым входам элементов 36 и 37 запрета, выходы которых соединены соответственно с выходами б и 9. К управляющим входам 45 триггеров 30 и 34 подключен вход 21. Триггеры 30 и 34 могут быть построены на основе 0-триггеров с внутренней задержкой.Устройство предназначено для деле ния двоичного Числа на коэффИциенты типа К = 4+2 или Кд 4-2 , где1,щ . В исходном состоянии сдвигающие регистры 8 и 11 и триггеры 30 и 34 обнулейы. Перед началом вычислений на вход 19 поступает сиг-. нал, который выбирает тип коэффициента. Если этот сигнал равен единице, то производится деление на коэффициент типа Е, если же он равен нулю, то производится деление на ко эффициент типа К . Кроме того, на один из входов 16.1"1 б.ш поступает единичный сигнал (например, на вход 16., который окончательно вь 15 ирает значение, коэффициента Ь; = 4+2 или 65ч) К = 4-2" . Сигналы на входах 19 и 16 присутствуют в течение всего времени вычислений, Вычисления в устройстве производятся в (и+р) тактах, .где и-разрядность операнда, а рдобавочное число тактов, определяющее точность вычислений. На вход устройства последовательно со старших разрядов поступает операнд, представленный в избыточной двоичнойсистеме счисления с циФрами 1, О, 1). Ограничения на знак числа не накладываются, Операнд представляется в естественной Форме, т.е. запятая фиксируется досле разряда с весом.о2 . К началу каждого 1-го такта на входы 1 и 2 поступает 1-й разряд опеРанда х . При этом, если единица присутствует на входе 1, то х,= 1 , если едииица присутствует на входе 2, то х, = 1, если наобоих входах - нули, то х. = О. На входы 22 и 23 вычислительного блока 5 поступают цифры второго операнда у; . Это задержанные на ) тактов сигйалы с выходов б и 9, т,е. сигналы с выходов элементов ИЛЙ 13 и 15. При этом, если на.вход 19 поступает единичный сигнал, то на вход 22 поступает сигнал с выхода элемента ИЛИ 13, а на.вход 23 - сигнал с выхода элемента ИЛИ 15. И наоборот, если на входе 19 присутствует нуль, то на вход 22 поступает сигнал с вы-, хода элемента ИЛИ 15, а на вход 23 -.с с выхода элемента ИЛЙ 13. Значение у; = 1 кодируется наличием единицы иа входе 22, а у; .1 - йаличием единицы на входе 23, в противном случае у; = О. Вычислительный блок 5 реализует Функцию 22 ф(х + т).При поразрядном поступлении операндов он работает следующим образом. .Если сумма очередных разрядов операндов (х; + у ) равна 1 или 1, единичный сигнал появляется на выходеэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29. Если(х; + у; ) равна 1,2 или 2, то единица - на выходе элемента ЙЛИ 31.Если (х, 4 у; ) 2, то единица - на выходе элемента И 26. В зависимости отзначений сигналов на выходах элементов И 26 и ИЛИ 31, а также состоянийтриггеров ЗО и 34 на выходы б и 9передается значение очередного разРяда Результата 2; . При этом 2;=1 кодируется наличием единицы на выходе б, 2; = Г наличием едийицы навыходе 9 и 2 щ 0 - отсутствием сигналов на обоих выходах.Затем на тактовый вход 20 устройства поступает управляющий сигнал.После его окончания производится прием кода в триггеры 30 и 34 и сдвигв сдвигавщих регистрах 8 и 11. Наэтом заканчивается один такт вычислений. В результате выполнения (н+р 1тактов на выходах устройство последовательно, разряд за разрядом,.2 1 О, 1 0 1 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 1 0 1 О 0 0 0 0 1 1 0.,0 0 1 0 0 0 0 1 0 1 1 0 0 0 1 0 1 1 мв0 1 1 0 1 1 1 0 0 1 1. 1 0 1 0 1. 0 1 1 . 0 0 0 0 7 . 1 1 0 0 0 1 1 О 0 0 0 8 0 0 0 0 0 0 0 0 0 1 1 1 1 . 1 1 0 0 0 0 0 10. 0 0 0 0 0 0 0 . 0 1, О 1 1 0 0 0 1 0 0 0 0 0 0 О 0 0 формируется 3 н аче нне 2 - 4+ 2 (ХХилиг 4 П р и м е р, Пусть необходимо разделить на к = -2" =3.5 число Х = (-11,625) =(1101,111). Вычисления следует произвести до седьмого двоичного знака после запятойПеред началом вычислений на входы ЛО 19 и 16.1 поступают единичные сигналы. Состояния элементов устройства показаны в таблице в каждом такте вычислений. В результате выполнения 11-ти тактов вычислений на выходах ,5 устройства сформировалось значение .(0101, 0701001) =(-3,3203)уо Время выполнения такта в данном устройстве состоит из времен образо-вания очередной цифры результата Фр и времени,С , необходимого для сдвига сдвигающих регистров и поступления новой цифры операнда у; на входы 22 и 23 вычислительного блока. Из описания работы вычислитель 25 ного блока следует, что Ср= 5 СЗ, . где СЗ - время срабатывания логичес.кого элемента. В свою очередь Ф, 5+ И (здесь время срабатывания кОммутаторов, в качестве которых используются мультиплексоры, принято равным 2 З ). Таким образом, время выполнения такта в предлагаемом устройстве составит йт = 1 цз +9 су. Тогда время вычислений в предлагаемом устройстве в Юй тв +Вв+1 севт 9 сз ф ".ссдв(п+б)1 + с е9 э + федев известном устройстве, при последовательной организации распространения переноса в суммирующем блоке. здесь принято Ф == (и+б), где С - задержка в одноразрядном комбинационном сумматоре. В свою очередь а принято равным 2 й Например, для и = 32,й 15. При использовании сверхпараллельных сумматоров= (23 оу 1 + 3)С, где 1 - длина сумматора. Тогда= 2(гЕо, ( +б) + 3)С, + , что при и = 32 составит. с = 60 сз+ И в этом случае быстродействие устА ройства примерно в 6,5 раз выше быстродействия известного устройства.Таким образом, введение новых элементов и конструктивных связей позволяет увеличить быстродействие устройства. 1 1 1 1 1 0 11072040 27/41 Тираж 669, Подпис ноВНИИПИ Государственного комитета СССРпо делам иэобретений и открытий13035, Москва, Ж, Раушская наб., д.4/5 каэ Филиал ППП "Патент", г.ужгород, ул.Проектная,4 Составитель Л.Медведеваедактор Н.Бобкова Техред А.Вабинец Корректор М.11 ароши