Ассоциативное запоминающее устройство

Союз СоветскихСоциалистическихРеспублик РСКОМУ СВИДЕТЕЛЬСТВУ К(21) 3298719/18-21 22)Заявлено 09 15/О нсоелннением заявки Государственный каиитет 3) Приоритет СССРалаи изобретеннй 2 Бюллетень М 3нсанкя 23,11.82 Опубликовано 23.11 Дата опубликованияГ. Лите Таубки В. м аявнте СОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ носится к запоминаю предназначено для анее записанной по произвольной еесоответственно с одноименными выходами входного и входами выходного регистров случайными, равномерно распределенными по всей матрице ассоциативныхзапоминающих элементов связями 1, 2 1.Однако это устройство не позволяетконтролировать правильность воспроизведения восстановленного сигнала, всвязи с чем на выходе устройства на Оряду с правильно восстановленными сигналами случайные сигналы могут .появляться. Это не позволяет использоватьего в системах, которые предъявляютвысокие требования к надежности воси1 произведения сигналов.Цель изобретения - повышение надежности устройства. за счет обеспечения возможности контроля правильностивоспроизведения восстановленного сигго нала,Изобретение от щим устройствам и воспроизведения р ной информации по л Изв щее ус выходн тивных каждый стно ассоци ройство, со й регистры запоминающи элемент мат тивное запоминаюержащее входной и матрицу ассоциаэлементов, приче цы связан со все ыходног ь достигается запоминающее матрицу элем Поставленная ц то в ассоциативн ойство, содержащ м, ттов осковский институт ра и автоматми элементами входно о и в о регистров 1 ,Однако это устройство не позволяет использовать его при решении задач воспроизведения ранее записанной полной информации по произвольной ее ча ф сти, что существенно сужает область применения устройства.Наиболее близким техническим реше нием к данному изобретению является ассоциативное запоминающее устройство входы и выходы ассоциативных запомина ющмх элементов которого, соединены 4 Ъехники, электроникй "-"=.,3 97647 памяти, подключенную к входному и выходному регистрам, введены дополнительный входной регистр, элементы НБ и блок контроля правильности воспроизведения считанных сигналов, причем выходы дополнительного входного регистра соединены с одними из входов входного регистра и с входами элементов НЕ, выходы которых подключены к другим входам входного регистра, выходы вы 10 ходного регистра соединены с входами блока контроля правильности воспроизведения считанных сигналов, а также тем, цто блок контроля правильности воспроизведения счетных сигналов со держит первую группу ключей, пороговый элемент, группу сумматоров и груп пу последовательно соединенных дешифраторов,причем выходы сумматоров группы подключены к входам соответствующих дешифраторов группы, выход последнего дешифратора группы подклюцен к входу порогового элемента, выход которого соединен с одними из входов ключей первой группы, другие входы которых, а также входы сумматоров группы и вход первого дешифратора группы являются входами блока, выходами которого являются выходы ключей первой группы.Кроме того, блок контроля правиль- зв ности воспроизведения считанных сигналов содержит вторую группу ключей и последовательно соедийенные сумматор и дешифратор, выход которого соединен с одними из входов ключей вто рой группы, другие входы которы, а также входы сумматора являются входами блока, выходами которого являются выходы ключей второй группы.На фиг,. 1 представлена структурная о схема предложенного устройства; на ,фиг. 2 - структурная схема элемента памяти; на фиг. 3 -, схема блока контроля правильности воспроизведения считанных сигналов (первый вариант исполнения); на фиг. 4 - схема второго варианта исполнения этого блока,Устройство содержит (фиг. 1) дополнительный входной регистр 1, элементы НЕ 2, входной регистр 3, матри вцу 4 элементов памяти, выходной регистр 5, блок 6 контроля правильности воспроизведения считанных сигналов, шину 7 разрешения модификации 7.Выходы регистра 1 соединены с половиной входов входного регистра 3 и со входами элементов НЕ 2, .выходы которого соединены со входами второй 6 4половины входного регистра 3. Входы и выходы элементов памяти матрицы 4 соединены соответственно с одноименными выходами входного 3 и входами выходного 5 регистров случайными, равномерно распределенными по всей матрице 4 связями.Элемент памяти ассоциативного запоминающего устройства содержит (фиг. 2) сумматор 8, пороговый элемент 9, счетчик 1 О и ключ 11.В первом варианте блок 6 содержит (фиг, 3) группу сумматоров 12, группу дешифраторов 13, первую группу ключей 14, пороговый элемент 15, входную шину 16.Во втором варианте блок 6 содержит (фиг. 4) сумматор 17, дешиФратор 18 и вторую группу ключей 19 Устройство работает следующим образом.При подаче в режиме записи полного информационного кода на входной регистр 1, на прямую половину входного регистра 3 поступает неизменный входной сигнал, а на инверсную половину входного регистра 3 поступает сигнал, прошедший через инверторы. Таким образом, всегда ровно половина элементов входного регистра 3 возбуждается и активирует связи, соединяющие их с элементами памяти матрицы 4, Для каждого элемента памяти матрицы 4 суммируется число активированных входов, и если для некоторого элемента число превосходит некоторый постоянный, конструктивно заданный порог записи и воспроизведения, происходит модификация элемента памяти матрицы 4, разрешение на модификацию производится подачей сигнала по шине 7 разрешения модификации.При подаче части информационного сигнала в режиме воспроизведения на входной регистр 1, на входной регистр 3 поступает сигнал, представляющий из себя зашумленный информационный код, который, однако, обладает тем свойством, что имеет постоянную интенсивность (отношение числа возбужденных и невозбужденных элементов входного регистра всегда равно единице), В матрице 4 возбуждаются выходы тех модифицированных элементов памяти, для которых число активированных входов превосходит некоторый конструктивно заданный порог записи и воспроизведения. Сигналы с выходов матри976476 5цы 4 суммируются на каждом разрядевыходного регистра 5, связанного стеми же элементами памяти матрицы 4,что и соответствующий разряд входного регистра 3. Если число активированных входов данного разряда выходного регистра 5 превышает некоторыйконструктивно заданный порог, навыходе этого разряда возбуждаетсядвоичная единица.1 ОЕсли сигнал, восстановленный навыходном регистре 5, воспроизводитодин из ранее запоминаемых сигналов,то он обладает свойством инверсионного соответствия между прямой и 1инверсной составляющими, т. е, еслина элементе прямой половины выходного регистра 5 воспроизведен двоичныйноль, то на соответствующем элементеинверсной половины воспроизведена дво 20ичная единица, и наоборот. Кроме того, он обладает тем свойством, чтоактивирована ровно половина составляющих сигнала.Восстановленный сигнал поступает Она блок Ь контроля правильности воспроизведения считанных сигналов, который осуществляет проверку на выполнение одного из названных свойств,причем выполнение первого свойства щавтоматически влечет за собой выполнение второго свойства (в то времякак при выполнении второго свойствапервое может не выполняться),Элемент памяти матрицы 4 работаетследующим образом,В режимах записи и воспроизведенияна выходе сумматора 8 появляется сигнал, однозначно определяющий числоактивированных входов элемента памяти,Этот сигнал подается на вход порогового элемента 9. Если число активированных входов превосходит заданныйпорог, то на выходе порогового элемента 9 появляется сигнал, поступающийдалее на счетчик 10 и ключ 11. В режиме записи при наличии сигнала нашине разрешения модификации 7 и сигнала на выходе порогового элемента 9происходит модификация счетчика 10,заключающаяся в том, что к коду числа, хранящегося в счетчике 10, добавляется единица, при этом на его выходе появляется сигнал, управляющийкоэффициентом передачи ключа 11. Врежиме воспроизведения сигнал с выхода порогового элемента 9 проходитчерез ключ 11 на выходы элемента памяти,6Блок 6 по первому варианту ( фиг. 3 работает. следующим образом.При подаче на блок 6 восстановленного (считанного) кода на выходе сумматоров 12 появляется сигнал, однозначно определяющий, сколько из двух входов сумматоров 12 активировано. В том случае, если активирован ровно один из входов соответствующего сумматора, дешифратор 13 увеличивает про проводимость по цепочке, соединяющей пороговый элемент 15 с источником рабочего сигнала. Пороговый элемент 15 пропускает рабочий сигнал в случае, если сработало не менее, чем некоторое, наперед заданное число дешифраторов 13 (в частном случае - все). В этом случае открываются все ключи 14 и пропускают на выход схемы прямую составляющую установленного кода.Блок 6 по второму вариантуфиг, 4 ) работает следующим образом.При подаче на вход блока восстановленного кода на выходе сумматора 17 появляется сигнал, однозначно определяющий число активированных входов схемы, Если это число отличается от половины количества входов не более, чем на некоторую заданную величину (в частности равно), то дешифратор 18 посылает управляющий сигнал, который открывает ключи 19, и на выход схемы поступает нормальная составляющая восстановленного кода.Первый вариант. реализации блока 6 обеспечивает контроль сигнала на свой ство соответствия прЯмой и инверсной составляющей, а второй вариант - на свойство постоянства числа активированных составляющих правильно восстановленного сигнала, в связи с чем пер вый вариант блока 6 обеспечивает более высокую надежность контроля, а второй обладает тем преимуществом, что имеет более простую конструкцию.Технико-экономическое преимущество предлагаемого устройства перед известным заключается в его повышенной надежности, что позволяет также значительно расширить область его применения, в частности использовать в системах, предъявляющих высокие требования к надежности воспроизведения запомненной информации. формула изобретения1, Ассоциативное запоминающее устройство, содержащее матрицу элементов памяти, подключенную к входному976 чи выходному регистрам, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности в работе устройства, в него введены дополнительный входной регистр, элементы НЕ и блок конт- з роля правильности воспроизведения считанных сигналов, причем выходы дополнительного входного регистра соединены с одними из входов входного регистра и с входами элементов НЕ, вы.30 ходы которых подключены к другим входам входного регистра, выходы выходного регистра соединены с входами блока контроля правильности воспроизведения считанных сигналов. 12, Устройство по и, 1, о т л и ч а ю щ е е с я тем, что блок контро вля правильности воспроизведения считанных сигналов содержит первую группу ключей,. пороговый элемент, группу 20 сумматоров и группу последовательно соединенных дешиФраторов, причем выходы сумматоров группы подключены к входам соответствующих дешиФраторов руппы, выход последнего дешиФратора 23 группы подключен к входу порогового 76 8элемента, выход которогв соединен содними из входов ключей первой группы, другие входы которых, а такжевходы сумматоров группы и вход первого дешиФратора группы являются входами блока, выходами которого являютсявыходы ключей первой группы.3, Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок контроля правильности воспроизведениясчитанных сигналов содержит вторуюгруппу ключей и последовательно соединенные сумматор и дешиФратор, выход которого соединен с одними извходов ключей второй группы, другиевходы которых, а также входы сумматора являются входами блока, выходамикоторого являются выходы ключей второй группыИсточники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРй Й 91999, кл, 6 11 С 15/00, 19712, Авторское свидетельство СССРпо заявке Р 26 Й 6667/18-2 Й,кл, С 11 С. 15/00, 1978 (прототип) .Составитель В, Рудаков Редактор С. Патрушева Техред А.Ач Корр та титии а паттиааиттииаитиетитиииит