Устройство для приема и передачи избыточных сигналов

(и)м. кл. С 08 С 19/28 с присоединением заявки %в Ьаударствеккык каиитет ИСР яв делан иаебретекив и юткрыткЯОпубликовано 2311. 82. Бюллетень Юе 43 Дата опубликования описания 23. 11. 82,54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ ИЗБЫТОЧНЫХ СИГНАЛОВ1Изобретение относится к телеметриии может найти применение в различныхсистемах передачи информации, в которых используются избыточные коды.Известны устройства для приемаизбыточных сигналов, содержащие решающий блок, приемный блок, формирователь сигналов1 ,Устройства обладают низкой помехоустойчивостью.Наиболее близким по техническойсущности является устройство для приема и передачи избыточных сигналов,содержащее блок вычитания, усилительприемник, вход которого соединен свходом устройства, выход приемникасоединен с входом первого порогового .селектора и с входом блока буфернойпамяти, выход которого подключен кпервому входу блока управления выдачей информации, второй вход и выходкоторого соединены соответственно с,первым выходом и первым входом блокаегистров памяти, выход которого со 2единен с выходом устройства; второйвход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом первого порогового селектора, второй вход подключен к выходу второго порогового селектора, вход которого соединенс выходом сумматора, первый вход которого подключен к выходу двоичного регистра 2.Устройство имеет невысокую надеж" ность и конструктивно сложноЦелью изобретения является повы" шение надежности функционирования устройства.Поставленная цель достигается тем, что в устройство для приема и переда"чи избыточных сигналов, содержащее блок вычитания, усилитель, приемник, вход которого соединен с входом уст" ройства, выход приемника соединен с входом первого порогового селектора и с входом блока буферной памяти, выход которого подключен к первомувходу блока управления выдачей информации второй"вход и выход которого соединены соответственно с первым выходом и первым входом блока регистров памяти, выход, которого соединен Б с выходом устройства, второй вход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом первого порогового селектора, второй вход подклю О чен к выходу второго порогового селектора, вход которого соединен с выходом сумматора, первый вход которого подключен к выходу двоичного регистра, введены двоичные счетчики, реша ю ющий блок,. анализатор, ключевце элементы, элементы ИЛИ, третий пороговый селектор, первый вход первого элемента ИЛИ соединен с выходом приемника, второй его вход подключен к выходу 2 о блока буферной памяти и к входу третьего порогового селектора, выход первого элемента ИЛИ соединен с первым входом блока вычитания, второй вход которого соединен с выходом второго 2 з элемента ИЛИ, первый вход которого подключен к вь 1 ходу третьего порогового селектора и к первому входу первого ключевого элемента, второй вход второго элемента ИЛИ соединен с вы- зо ходом первого селектора и с входом тратьего-элемента ИЛИ, выход которого подключен к входу двоичного регистра, второй вход третьего элемента ИЛИ соединен с выходом первого ключевого элемента, второй вход которого подключен к выходу анализатора, к первому входу второго ключевога"элемента и к первому входу решающего блока, второй вход которого соединен с выходом первого счетчика и с вторым входом анализатора, выход решающего блока. подключен через второй счетчик к первому входу усилителя, второй вход которого соединен с выходом блока вычитания, выход усилителя подключен к входу второго сцетчика, к второму входу анализатора и к второму входу второго-ключевого элемента, вы;ход которого соединен с вторым входом сумматора. На чертеже изображена блок".схемаустройства.Устройство содержит приемник 1,пороговый селектор 2, декодер 3, блок фф4 вычитания, двоичный регистр 5, счет"чик 6, решающий блок 7, сумматор 8,пороговый селектор , блок 10 регист" ров памяти, блок 11 управления выдачей информации, блок 12 буферной памяти, усилитель 13, анализатор 14,ключевой элемент 15, счетчик 16, элементы ИЛИ 17-19, пороговый селектор20, ключевой элемент 21,Для определенности будем считать,что устройством обрабатывается последовательный составной сигнал с избыточностью, т,е, на вход приемника 1поступают последоцательно элементарные сигналы 5.(с)= 1, и), входящие в состав сложного (с ставного)сигнала 5(й) = (5, 5 , 5 1)5(й, где и - длина комбинацйиизбыточного кода, на основе которой формируются составные каналы сизбыточностью (в момент времени1 = ) ;/ - длительность элементарного сигнала 5 (т., на выходе приемника 1 (это аналоговый демодулятор)появляется аналоговая величина (сигнал) Х , определяемая способом обработки элементарных сигналов в блокевидом используемых в качестве элементарных сигналов и отношением сигнал-шум на входе приемника 1, С выхода блока аналоговый сигнал одновременно обрабатывается в блоках:запоминается в яцейке памятиблока 12 буферной памяти;преобразуется с помощью порогового селектора 2 в двоичный сигналу (его величина определяется отношением сигнал-шум на входе блока 1 ипозволяет совместить аналоговое пространство выходных сигналов блока идискретное пространство выходных сигналов блока 2), который через. элемент ИЛИ 19 записывается в ячейку памяти двоичного регистра 5 сдвига, ачерез элемент ИЛИ 18 подается на второй вход блока 4 вычитания;- поступает через элемент ИЛИ 17на первый вход блока 4 вычитания.В блоке 4 вычитания из величинысигнала Х (по первому входу блока 4)вычитают величину сигнала у (по второму входу блока 4). В результате наувыходе блока вычитания образуетсяразностный сигнал ы , поступающийна усилитель 13 с изменяемым коэффициентом усиления. Величина коэффициента усиления этого усилителя изменяется дискретно с шагомК , определяемым р соответствии с требовани 4ями к помехоустойчивости приема. Висходном состоянии, когда счетчик976466 кодограмм 6 находится в единичном состоянии, коэффициент усиления сохраняет.данное значение на протяжении интервала времени, пока на вход блока 13 поступают разностные сиг налы с индексом ) = 1-.и, Усиленный в блоке 13 разностный сигнал о" и . одновременно подается на вход счетчика 16 импульсов, переводя его в состояние ")" (импульс переполнения 1 О появляется на выходе счетчика,при= и), на второй вход блока 5 ,ключевой элемент), который открывается постоянным положительным сигналом с выхода анагизатора 14, и на первый вход анализатора (блока) 14. Анализатор позволяет оценить-величину входного сигнала А и , сравнивая его с некоторой пороговой величиной Ч (величина порогового напряжения 20 определяется отношением сигнал - шум на входе блока 1). ПриК " и .) с Ч).1 на выходе анализатора сигнал отсутствует. Если в результате сравнения окажется, чтосА и) у Ч, то на 25 выходе анализатора Формируется постоянное напряжение положительной или отрицательной полярности, Знак этого выходного постоянного напряжения определяется наличием или отсутствием управляющего сигнала на втором его входе. Если на втором входе анализатора присутствует сигнал (импульс переполнения с выхода счетчика 16 импульсов), что полярность его выходного сигнала отрицательная, то в против ном случае положительная. Входные элементарные сигналы поступают на вход приемника 1 последовательнообрабатываясь .по вышеописан ному алгоритму, С выхода порогового селектора 2 двоичные сигналы поступают также на вход декодера 3, где после накопления всех и двоичных сигналов (символов) происходит отождествление входной двоичной кодовой комбинации первой грубой оценки, ее и определяют эти символы у с ближай 1шей выходной двоичной разрешенной кодовой комбинацией у , которая записывается в блок 10 регистров памяти). Если и после анализа последнего усиленного разностного сигнала с(, и, анализатор не обнаруживает факта превышения им порогового напряжения,то55 импульс переполнения с выхода счетчика 16 импульсов через решающий блокпоступает на вход счетчика 6 кордграмм, переводя его в состояние "2", После этого формировайие разностныхсигналов происходит уже в результате считывания аналоговых сигналов из блока 12 буферной памяти ( с регенерацией), причем скорость ,считывания больше скорости ввода. информации в устройство через элемент ИЛИ 17 на первый вход блока 4 вычитания, а через блок 20 и элемент ИЛИ 18 на второй вход блока 4), Полный цикл считывания инфсрмации из блока 12 может осущес-вляться несколько раз (количество циклов определяется пара" метрами кода, отношением сигнал-шум на входе приемника 1, интенсивностью помех, исказивших составной сигнал с избыточностью), соответственно, меняется состояние счетчика 6, емкость которого определяется количеством цик лов считывания информации из блока 12Если же анализатор обнаруживает, что усиленный разностный сигнал IсС х 1) Ъ Чу, то на выходе анализатора формируется постоянный сигнал отрицательной полярности, который, поступая на второй вход решающего блока 7 и запоминаясь в нем, запрещает прохождение сигналов с первого входа этогс блока на его выход. Если же номер усиленного разностного сигнала, для которого выполняется условие ( А и ) Ъ Ч не является кратным и, т, е. цикл считывания еще не закончился, то осуществляется считывание информации яз блока 12 до тех пор, пока не будет закончен текущий цикл считывания. В конце этого цикла когда на выходе счетчика 16 импульсов появляется импульс переполнения, анализатор по управляющему сигналу на втором входе формирует на своем .выходе постоянный сигнал -положитель. ной полярности, длитеЛьность-которого равна длительно.ти цикла считывания из блока буферной памяти, открывающий ключевые элементы 15 и 21. После этого осуществляется еще один цикл считывания информации из блока 12 буферной памяти, в ходе ко" торого выходные сигналы с и блока 13, усиленные в такое же количество раз, как и сигналы в предыдущем цикле, счирвания, через открытый ключевой элемент 15 поступают на второй вход сумматора 8 синхронно с выходными двоичными сигналами у двоичного ре;истра 5. Эта синхронйость обеспечи976466 памяти. Этот Факт также служит повышению надежности Функционированияустройства,Формула изобретения Устройство для приема и передачи избыточных сигналов, содержащее блок вычитания, усилитель, приемник, вход которого соединен с входом устройства, выход приемника соединен с вхо-. дом первого порогового селектора и с входом блока буферной памяти, выход которого подключен к первому входу блока управления выдачей информации, второй вход и выход ко орого а соединены соответственно с первым выходом и первым входом блока регистров памяти, выход которого соединен с выходом устройства, еторой вход блока регистров памяти подключен к выходу декодера, первый вход которого соединен с выходом первого порогового селектора,.второй вход подключен к выходу второго порогового селектора, вход которого соединен с выходом сумматора, первый вход которого под ключен к выходу двоичного регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в устройство введены двоичные счетчики, решающий блок, анализатор, ключевые элементы, элементы ИЛИ, третий пороговый селектор, первый вход первого элемента ИЛИ соединен с выходом приемника, второй его вход подключен к выходу буферного блока памяти и к входу третьего порогового селектора, выход первого элемента, ИЛИ соединен.с первым входом бсйка вычитания второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которогоподклЮчен к выходу третьего порогового селектора и к первому входу первого ключевого элемента, второй вход второго элемента ИЛИ соединен с выходом первого порогового селектора и с первцм входом третьего элемента ИЛИ, выход которого подключен к входу двоичного регистра, второй вход третьего элемента ИЛИ соединен с выходом первого ключевого элемента, второй вход которого подключен к выходу анализатора, к перес му входу второго ключевого элемента и к первому входу решающего блока, второй вход которого соединен с еыхо дом первого. счетчика, и с вторым вхо. вается тем, что выходные сигналы блока 12. превращаясь на выходе порогового селектора 20 в двоичные сигналы,через открытый ключевой элемент иэлемент ИЛИ 19 поступают на вход по- %следовательного регистра 5 сдвига,таким образом "выталкивая" двоичныесигналы, записанные в регистре, нааго выход,оНа выходе сумматора 8 Формируютсясимволы новой точной оценки составного сигнала, которые с помощью порогового селектора 9 преобразуютсяв двоичные сигналы у второй грубойоценки составного сигнала с избыточ фностью, Она поступает на вторсй входдекодера 3, в котором отождествляетсяс выходной двоичной разрешенной кодовой комбинацией у, записывающейсяе блок 10 регистров памяти. После 2 Рэтого приводятся в исходное состояниеанализатор 14 (на его выходе отсутствует сигнал), счетчик 16 импульсов(в единичное состояние). ;23Далее в блок 11 управления выдачейинформации из блока 12 буферной памяти считывается точная копия составного сигнала с избыточностью (последнийцикл считывания), а из блока регистров памяти - разрешенная комбинацияу . и у (с регенерацией), В блоке1 определяют степень близости у и,у с точиой оценкой составного сигнала с избыточностью. После этого поуправляющему сигналу из блока 11 происходит считывание на выход устройства той из разрешенных кодовых комбинаций, степень близости которой с точной оценкой вцще.Предлагаемое устройство обладаетбелее высокими технико-экономическими показателями по сравнению с известным. Как следует из принципа работы предлагаемого устройства, времяФормирования. второй грубой оценки внем равно Т 1 = пЧ , а в известномустройстве Т у"В ,фс ф 1), Надежность -функционирования устройства(первая грубая оценка) хранится .в двоичном регистре 5 сдвига при считывании информации из буферного блока 129 976466 10дом анализатора, выход решающего бло. Источники информации,ка подключен через второй счетчик к принятые во внимание йри экспертизепервому входу усилитля, второй входкоторого соединен с выходом блока вы. Бородин Л,ф. Введение в теориючитания, выход усилителя подключен Б помехоустойчивого кодирования, М.,к входу второго счетчика, к второму "Советское радио", 1970, с. 217.входу анализатора и к второму входувторого ключевого элемента, выход 2. Авторское свидетельство СССРкоторого соединен с вторым входом по заявке И 27771952-24, 12.12.79сумматора. О (прототип),