Устройство для умножения

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик оц 960804(22) Заявлено 22.08,79 (21) 2814123/18-24с присоединением заявки М 9(23) Приоритет -Опубликовано 2309.82, Бюллетень Мо 35Дата опубликования описания 23,09.82 51 М Кл з С 06 Р 7/49 Государственный комитет СССР ио делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Изобретение относится к вычислительной технике и может бытьприменено в качестве решающего узла цифровой вычислительной машины.5Известно устройство умножения двоичных чисел, представленных последовательным кодом, содержащее 2 п-разрядный сумматор, (п)-разрядные регистры множимого и множителя и элементы И (1).Однако в этом устройстве только множимое подается старшими разрядами вперед, а результат получается через п циклов вычислений.Известно устройство для умножения, 15 содержащее регистры множимого и множителя, регистр результата, сумматор результата, сумматор сомножителей, блок анализа разрядов, регистр сдвига, элементы И и элементы ИЛИ, в котором производится ввод сомножителей поразрядно, старшими разрядами вперед 23.Однако в данном устройстве каждый разряд результата получается за три такта работы, т.е, устройство имеет 25 низкое быстродействие.Наиболее близким к изобретению по технической сущности является устройство для умножения, содержащее регистр множимого, регистр множителя, 30 сумматор результата, регистр результата, регистр сдвига, два коммутатора и элементы И 3).Недостатком этого устройства является невозможность работы последовательным методом, начиная со старшего разряда, т.е. низкое быстродействие.Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство для умножения, содержащее регистр сдвига, первый коммутатор, информационные входы которого соединены с выходами регистра сдвига, а управляющий вход подключен к входу множителя устройства, регистр множителя, входы которого подключены к выходам первого коммутатора, первый регистр множимого, вход которого подключен к первому входу множимого устройства, второй коммутатор, управляющий вход которого соединен с входом знака устройства, первый сумматор результата и первый регистр результата, входы которого соединены с выходами первого сумматора результата, введены первый и второй блоки элементов И, второй регистр множимого, второй сумматор рЕзультата, второй регистр ре" зультата, блок суммирования в избыточ 960804ной двоичной системе счисления, причем выходы регистра множителя подключены к первым входам первого и второго блоков элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров множимого,5 рход второго регистра множимого соединен со вторым входом множимого устройства, а выходы первого и второго блоков элементов И подключены к первой и второй группам входов второго ком мутатора," первая и вторая группы выходов которого соединены с первой группой входов соответственно первого и второго сумматоров результата, вторые группы входов в которых подключены к выходам младших разрядов соответственно первого и второго регистров результата, первые входы первой и второй групп сумматора в избыточной двоичной системе счисления подОтючены к выходам переноса соответственно первого и второго сумматоров результата, вторые входы первой и второй групп сумматора в избыточной двоичной системе счисления подключены к выходам старших разрядов соответственно первого и второго регистров результата, выходы сумматора в избыточной двоичной системе счисления подключены к выходам устройства.Кроме того, с целью расширения Функциональных возможностей устройства за счет умножения двух чисел в избыточной двоичной системе счисления, что еще больше повысит быстродействие устройства, оно дополнительно содержит третий коммутатор, регистр знака множителя и элемент ИЛИ, причем выход элемента ИЛИ соединен с управляющим входом первого комму татора, первый вход элемента ИЛИ подключен к входу множителя устройства, вход знака устройства соединен с вторым входом элемента ИЛИ и с управляющим входом третьего коммутатора, входы которого подключены к выходам 45 регистра сдвига, а выходы подключены к входам регистра знака множителя, выходы которого соединены с управляющими входами второго коммутатора, 50На фиг. 1 приведена структурная схема устройства для умножения неизбыточного и избыточного аргументов; на фиг. 2 - структурная схема устрбйства для умножения избыточных аргументов.Устройство содержит регистр 1 сдвига, коммутатор 2, регистр 3 множителя, блоки 4 и 5 элементов И, регистры б и 7 множимого, коммутатор 8, сумматоры 9 и 10 результата, регистры 11 и 12 результата, блок 13 суммирования в избыточной двоичной системе счисления, входы 14-17 и выходы 18 и 19 устройства. 65 Выходы регистра 1 сдвига соединены с входами коммутатора 2, управляющий вход которого соединен с входом 15 устройства, а выходы подключены к входам регистра 3 множителя. Выходы регистра 3 множителя подключены к первым входам блоков 4 и 5 элементов И, вторыми входами соединенных с выходами соответственно регистров б и 7 множимого, входы которых подключены соответственно к входам 14 и 16 устройства, Вход 17 устройства соединен с управляющим входом коммутатора 8, первая и вторая групп. входов которого подключены к выходам соответственно блоков 4 и 5 элементов И, а первая и вторая группы выходов соединены с первой группой входов соответственно сумматоров 9 и 10 результата. Выходы переноса сумматоров 9 и 10 результата подключены к входам блока 13 суммирования в избыточной двоичной системе счисления, другие входы которого подключены к выходам старшего разряда соответственно регистров 11 и 12 результата, а выходы соединены с выходами 18 и 19 устройства. Выходы остальных разрядов регистров 11 и 12 результата подключены к второй группе входов соответственно сумматоров 9 и 10 результата, выходы разрядов которого соединены с входами соответственно регистров 11 и 12 результата.При умножении избыточных аргументов устройство дополнительно содержит коммутатор 20, регистр 21 знака множителя и элемент ИЛИ 22.Входы коммутатора 20 подключены к выходам регистра 1 сдвига, а выходы соединены с входами регистра 21 знака множителя, выходы которого подключены к управляющим входам коммутатора 8. Управляющий вход коммутатора 20 соединен с входом 17 устройства и с входом элемента ИЛИ 22, другой вход ,которого подключен к входу 15 устройства, а выход соединен с управляющим входом коммутатора 2,Устройство работает следующим образом.В начальном положении все регистры устройства, кроме регистра 1 сдвига, находятся в нулевом состоянии. В первом разряде регистра 1 сдвига записана единица. На входы 14 и 16 устройства подаются поразрядные значения множимого Л, начиная со стар- шего щ-го разряда, которые записываются в первые разряды регистров 6 и 7 множимого. При этом в регистр 6 заносятся положительные значения множимого А с входа 14 устройства, а в регистр 7 - отрицательные значения множимого А с входа 16 устройства. Одновременно с помощью коммутатора 2 в регистр 2 множителя заносятся поразрядные значения множителя В, начиная со старшего и-го разряда с входа 15 устройстваНа четвертый вход 17 устройства подается знак множителя, который поступает на управляющий вход второго коммутатора 8 и остается на входе устройства до окончания цикла умножения, В первом такте работы с выхода первого разряда регистра 3 значение старшего и-го разряда множителя В подается на первые входы первых Элементов И блоков 4 и 5, содержащихпо иэлементов И. На вторые входы первых элементов И блоков 4 и 5 поступают значения старшего щ-го разряда множимого А с выходов первого разряда соответственно регистров б и 7 глножитлого. Сигналы совпадения, соответствующие произведению значения и-го разряда множителя В на значение в-го разряда множимого А, подаются с выходов первых элементов И блоков 4 и 5 в коммутатор 8. Сигнал на выходе элемента И блока 4 имеет место при А, = 1, а на выходе элемента И блока 5 при А, = 1.В коммутатор 8 поступают значения произведений Сп й Ап, Вп или Сп = Атп Врркоторые в зависимости от значения знака множителя, поступающего на управляющий вход коммутатора 8, подаются на первый вход первой группы входов сумматоров 9 и 10 результата. Если знак множителя равен нулю, т.е. множитель положителен, то в сумматор 9 результата подается значение произведения Сп , а в сумматор 10 результата - значение произведения С;, Если знак множителя равен единйце, т.е. множитель отрицателен, то в сумматор 9 результата подается значение произведения С , а в сумматор 10 результата - значение произведения+В первом такте работы производится сдвиг единицы иэ первого разряда регистра 1 сдвига во второй его разряд и сдвиг значения в-го разряда множимого - во второй разряд регистров б и 7 множимого.Во втором такте работы устройства в первый разряд регистров б и 7 заносится значение (в)-го разряда множимого Ап,, а значение (и)-го разряда множителя Взаносится во второй разряд регистра 3, На входы коммутатора 8 и выходи первого и второго элементов И блоков 4 и 5 подаются значения произведений С п = Ае-впФСп = АтВп Сп-л= АВВАСо-л= АеВп.1 Если знак множителя В равен нулю, то в сумматор 9 результата подаются значения произведений С и Сп, а в сумматор 10 результата - зйачения произведений С и С. Если же знак множителя В равен единице, то в сумматор 9 результата подаются значения произведений С и С, а510 в сумматор 10 результата - значения произведений Сй и С+В 1-.ом(1 = О, 1, 2, ) такте работы устройства в первый разряд регистров б и 7 заносится значение (н)-го разряда множимого Апа значение (и)-го (3 = 0 1 у 2и) разряда множителя Взаносится в (3 + 1)-ый разряд регистра 3. На входы коммутатора 8 с выходов блока 4 элементов И подаются,=.Ап Вп , а с выходов блока 5 эле ментов И подаются значения произведений С= АпВп Сп-и = А л+ Вп-ЛС= А;и Вп , На входы первогоразряда сумматора 9 результата с первой группы выходов коммутатора 8 поступает и значений произведений с положительным знаком, а на входы разрядов сумматора 9 со второго по(1 +1)-нй (20 Я 1 и1 ( 10 Яи Ф 1)подаются К-разрядный код состояния 25 с выходов 1 младших разрядов регистра 11 резулЬтата. На выходах суммагора 9 образуется (Е + 2)-разрядноецяоичное.число, значение старшегоразряда которого с выхода переносасумматора 9 подается на первый входблока 13 суммирования в избыточнойдвоичной системе счисления, образуяположительное значение первого числаа . Отрицательное значение первогочйсла а поступает на третий вход З 5 блока 13 с выхода переноса сумматора 10 результата, на входы которогоподается и произведений с отрицательным знаком со второй группы выходовкоммутатора 8 и М-разрядный код сос тояния с выходов 1 младших разрядоврегистра 12 результата. Эначения суммы результата с выходов 1 + 1 разрядов сумматоров 9 и 10 результата заносятся в регистры 11 и 12 реэульта та, образуя коды состояния для следующего (1 + 1)-го такта работыустройства. Эначения старшего (Е + 1)-горазряда регистров 11 и 1 2 результатаподаются, соответственно на второй и 50 четвертый входы блока 13 суммированияв избыточной двоичной системе счисления, образуя второе число Ъ, котороесуммируется в блоке 13 с чйслом ав избыточной системе счисления, а результат суммирования этих чисел, соответствующий окончательному результату умножения, выводится на положительный выход 18 или на отрицательный выход 19 устройства. Результат умножения выдается последовательно старшими разрядами вперед по двум шинам визбыточной двоичной системе счисления.При умножении двух чисел в избыточной системе счисления множитель В 45,подается на входы 15 и 17 устройстваи поступает через элемент ИИИ 2 на управляющий вход сумматора 2. Кроме того, отрицательные значения множителя с входа 17 устройства поступают на управляющий вход коммутатора 20, на 1-ый вход которого в 1-ом такте 5 работы подается единица с выхода (1 + 1)-го разряда регистра 1 сдвига. При наличии единицы в отрицательном значении (и - 1) -го разряда множителя в (1+1)-ый разряд регистра 21 знаКа заносится единица и хранится в нем до окончания цикла умножения. Каждый разряд знака множителя управляет соответствующим разрядом коммутатора 8. В остальном работа устрой" ства аналогична умножению неизбыточного и избыточного аргументов.При подаче одного из аргументов (множителя) параллельным кодом отпадает необходимость в регистре 1 сдвига, коммутаторах 2 и 20, т.е. устройство становится более простым.Таким образом, данное устройство позволяет производить умножение чисел, одно из которых (или оба) выражено в избыточной двоичной системе счисления, последовательным методом старшими разрядами вперед. При этом результат умножения получается на выходах устройства одновременно с вводом разрядов умножаемых чисел. По сравнению с известным устройством быстродействие увеличено примерно в три раза. При этом разрядность щ 4 ножимого может быть больше разрядности и множителя. 35Формула изобретения1. Устройство для умножения, содержащее регистр сдвига, первый ком мутатор, инФормационные входы которого соедииены с выходами регистра сдвига, а управляющий вход подключен к входу множителя устройства, регистр множителя, входы которого подключе" 45 ны к выходам первого коммутатора, первый регистр множимого, вход которого подключен к первому входу множимого устройства, второй коммутатор, управляющий вход которого соединен с входом знака устройства первый сумматор результата и первый регистр результата, входы которого соединены о выходами первого сумматора резульфта, о т л и ч а ю щ е е с я тем, Ято, с целью увеличения быстродействия, в него введены первый и второй блоки элементов И, второй регистр множимого, второй сумматор результата, второй регистр результата, блок суммирования в избыточной двоичнойсистеме счисления, причем выходы регистра множителя подключены к первымвходам первого и второго блоков элементов И, вторые входы которых соединены с выходами соответственно первого и второго регистров множимого,вход второго регистра множимого соединен с вторым входом множимого устройства, а выходы первого и второгоблоков элементов И подключены к первой и второй группам входов второгокоммутатора, первая и вторая группывыходов которого соединены с первойгруппой входов соответственно первого и второго сумматоров результата,вторые группы входов в которых подключены к выходам младших разрядовсоответственно первого и второго ре гистров результата, первые входы первой и второй групп сумматора в избыточной двоичной системе счисленияподключены к выходам переноса соответственно первого и второго сумматоров результата, вторые входы первой и второй групп сумматора в избыточной двоичной системе счисленияподключены к выходам старших разрядов соответственно первого и второгорегистров результата, выходы сумматора в избыточной двоичной системесчисления подключены к выходам устройства,2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что, с цельюрасширения Функциональных возможностей за счет умножения двух чисел визбыточной системе счисления, онодополнительно содержит третий коммутатор, регистр знака множителя и элемент ИЛИ, причем выход элемента ИЛИсоединен с управляющим входом первого коммутатора, первый вход элементаИЛИ подключен к входу множителя устройства, вход знака устройства соединен с вторым входом элемента ИЛИи с управляющим входом третьего коммутатора, входы которого подключенык выходам регистра сдвига, а выходыподключены к входам регистра знакамножителя, выходы которого соединены с управляющими входами второго коммутатора.Источники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 6 31919, кл, С 06 Е 7/39, 1975,2, Авторское свидетельство СССРР 603989, кл. С 06 Г 7/39, 1976,3. Авторское свидетельство СССРР 451079, кл. Ь 06 Г 7/39, 1973960804 Ре 282/58 Тираж 731ВНИИПИ Государственнопо делам изобретений113035, Москва, К,аказ Подпиго комитета СССРи открытийРауаская наб., д. 4/ лиал ППП "Патент", г. Ужгород, ул. Проект 4 Составитель В. Березкинор А. Мишкина Техред Е.Харитончик Корректор С. Иекиар