Вычислительное устройство

)5 6 06 2 ТЕН АВ СТВ ОМУ СВИД ции множи универсаль ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯРИ ГКНТ СССР(56) Авторское свидетельство СССРМ 987621, кл, 6 Об Г 7/52, 1981,Авторское свидетельство СССРМ 1672440, кл. 0 06 Г 7/52, 1989.(57) Изобретение относится к вычислительной технике и может быть использовано варифметических устройствах для реализательно-делительных операций,ных и специализированных вычислителях. Цель изобретения -расширение области применения устройства за счет выполнения операции вычисления фактериала, Устройство содержит регистр сдвига первого операнда 1, вычитающий счетчик 2, регистр результата 3, сумматор по модулю два 4, блок вычисления обратной величины 5, первый коммутатор 7, сумматор 6, генератор тактовых импульсов 8, коммутатор раз-рядов 9, второй коммутатор 10, счетчик разрядов 11, логический элемент И 12, Первый коммутатор 7 и второй коммутатор 10 выбирают режим работы устройства (умножение, деление или вычисление фактериала), результат работы устройства хранится в регистре результата 3, а знак результата формируется в сумматоре по модулю два 4;1 ил.Изобретение относится к вычислительной технике и может быть использовано в. арифметических устройствах для реализации мнбжительно-делительных операций,универсальных и специализированных вычислителях, обрабатывающих двоичную информацию,Известно устройство, содержащее регистры множимого и множителя, блок памяти, блок сравнения, коммутатор, сумматорпо модулю два.Недостатками данного устройства являются необходимость определения большегои меньшего из сомножителей в коммутатореи невозможиость выполнения операций деления и фактериэла.Известно также устройство, содержащее регистры делимого и делителя, блокпамяти, перемножитель, выходной регистр,блок управления.Недостатками данного устройства являются возможность работы только с нормализованными числами, отсутствиеопределения знака результата, невозможность выполнения операции умножения ивычисления фактериала.Наиболее близким к изобретению является устройство, содержащее регистр сдвига.первого операнда, регистр второгооперанда, регистр результата, сумматор помодулю два, блок памяти, сумматор, блоквыбора операции, генератор тактовых импульсов, коммутатор разрядов, где процессвычисления частного представляет собойоперацию умножения значения первогооперанда на значениеобратное значениювторого операнда.Недостатком данного устройства является невозмсжность вычисления фактериалаЦелью изобретения является расширение области применения за счет выполнения операции вычисления фэктериэлэ,Указанная цель достигается тем, что устройство содержащее регистр первого операнда, сумматор по модулю два, регистррезультата, блок вычисления обратной величины, первый коммутатор, сумматор, генератор тактовых импульсов, коммутаторразрядов, причем выход регистра первогооперанда соединен со входам первого слагаемого сумматора, вход второго слагаемого соединен с выходом регистра результатаи выходом результата устройства, выходзнакового разряда регистра .первого операнда соединен с первым входом сумматора по модулю два, выход которого соединенс выходом знакового разряда результата устройства, выход сумматора соедйнен с информационным входом регистра55 сдвига, Это существенно ограничивает диапазон вычисляемых значений.В предлагаемом устройстве операциясдвига осуществляется на одном регистре сдвига первого операнда, где каждый последующий сдвиг происходит после сумми 10152035 40 45 50 результата, вход разрешения записи которого соединен с выходом коммутатора разрядов, управляющий вход которого соединен с выходом генератора тактовыхимпульсов и с входом разрешения сдвигарегистра первого операнда, информационный вход коммутатора разрядов соединен с первым выходом первого коммутатора, второй выход которого соединен с входом генератора тактовых импульсов, вход блокавычисления обратной величины соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом блока вычисления обратной величины, первый вход кодаоперации устройства соединен с управляющим входом первого коммутатора, содержит второй коммутатор, вычитающийсчетчик, счетчик разрядов и элемент И, выход которого соединен с выходом признакаконца вычлсления устройства, причем вход первого операнда устройства соединен спервым информационным входом второго коммутатора, второй информационный входкоторого соединен с выходом регистра результата, информационный вход регистрапервого операнда соединен с выходом второго коммутатора, первый управляющий вход которого соединен со вторым входом кода операции и вычитающим входом вычитающего счетчика, выход знакового разрядакоторого соединен со вторым входом сумматора по модулю два, первый информационный вход первого коммутатора соединен с информационным выходом вычитающего счетчика, информационный вход которого соединен со входом второго операнда устройства, причем выход конца счета вычитающего счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика разрядов, тактовым входом вычитающего счетчика и вторым управляющим входом второго коммутатора, выход генератора тактовых импульсов соединен с входом счетчика разрядов.Известно устройство для умножения и- разрядных двоичных чисел, в котором операция умножения реализуется эа счет сдвига на соответствующее число разрядов значения множителя, э затем суммирования этих значений, Сдвиг значений множимого осуществляется на параллельных секциях регистров, где для каждого разряда множимого требуется отдельная секция регистров30 1,1 1 35 40 50 55 рования очередного сдвинутого значения множимого. Время вычисления результата для и-разрядного множителя равно времени и тактов генератора тактовых импульсов, а время вычисления А равно времени, затраченному на (А - 1) циклов умножения.На чертеже приведена структурная схема предлагаемого устройства.Устройство содержит регистр сдвига первого операнда 1, выход которого соединен с входом первого слагаемого сумматора 6, вход второго слагаемого которогО соединен с выходом регистра результата 3 и выходом результата устройства, выход знакового разряда регистра сдвига первого операнда 1 соединен с первым входом сумматора по модулю два 4, выход которого соединен с выходом знакового разряда результата устройства, выход сумматора 6 соединен с информационным входом регистра результата 3, вход разрешения записи которого соединен с выходом коммутатора разрядов 9, управляющий вход которого соединен с выходом генератора тактовых импульсов 8 и с входом разрешения сдвига первого операнда 1, информационный вход коммутатора разрядов 9 соединен с первым информационным выходом первого коммутатора 7, второй выход которого соединен с входом генератора тактовых импульсов 8, вход блока вычисления обратной величины 5 соединен с первым информационным входом первого коммутатора 7, второй информационный вход которого соединен с выходом блока вычисления обратной величины 5, первый вход кода операции устройства соединен с управляющим входом первого коммутатора 7, выход логического элемента И - 12 соединен с выходом признака конца вычисления устройства, вход первого операнда устройства соединен с первым информационным входом второго коммутатора 10, второй информационный вход которого соединен с выходом регистра результата 3, информационный вход регистра сдвига первого операнда 1 соединен с выходом второго коммутатора 10, первый управляющий вход которого соединен с вторым входом кода операции и вычитающим входом вычитающего счетчика 2, выход знакового разряда которого соединен с вторым входом сумматора по модулю два 4, первый информационный вход первого коммутатора 7 соединен с информационным выходом вы-. читающего счетчика 2, информационный вход которого соединен с входом второго операнда устройства, выход конца счетовычитающего счетчика 2 соединен с первым входом элемента И, второй вход которо. 5 10 15 20 25 го соединен с выходом счетчика разрядов11, тактовым входом вычитающего счетчика2 и вторым управляющим входом второгокоммутатора 10, выход генератора тактовыхимпульсов 8 соединен со входом счетчикаразрядов 11,Устройство работает следующим образом,На второй вход кода операции второгокоммутатора 10 поступает логический сигнал "1" - вычисления фактериала или сигнал"0" - операция умножения или деления взависимости от выбранного режима работыустройства.Если устройство работает в режиме умножения или деления, тогда первый операнд через второй коммутатор 2устанавливается на входе регистра. сдвигапервого операнда 1 и записывается в него,а второй операнд записывается в вычитающий счетчик 2, причем старшие разрядыоперандов в двоичном коде поступают навходы сумматора по модулю два 4. Значениевторого операнда эа исключением старшегоразряда поступает на вход блока вычисления обратной величины 5 и первого коммутатора 7.В блоке вычисления обратной величины5 информация хранится в виде где С 1 Сп-значения второго операндав системе 8-4-2-1,Значение операнда Сп на адресных входах блока вычисления обратной величины 5 является адресом, по которому хранится значение, обратное значению операнда Сп,Значение второго операнда из вычитающего счетчика 2 и значение, обратное значению второго операнда, из блока вычисления обратной величины 5 поступают на информационные входы первого коммутатора 7. Первый коммутатор 7 осуществляет коммутацию входных значений по сигналу, поступающему на первый вход кода операции, причем значение. устанавливаемое на выходе первого коммутатора 7 умножается на значение первого операнда. Следовательно, если на выходе первого коммутатора 7 будет установлено значение второго операнда, то результат, получаемый на выходе устройства, будет являться произведением первого и второго операндов; если же на выходе первого коммутатора 7 будет установлено значение, обратное значению второго операнда, то результат, получаемый на выходе устройст1748152 Составитель А. КушнаренкоТехред М.Моргентал Корректор А,Осауленко Редактор Н,Швыдкая Заказ 2506 Тираж , Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 ва, будет являться частным от деления первого операнда на второй.Операция умножения значения первогооперанда на значение, устанавливаемое навыходе первого коммутатора 7, осуществляется следующим образом.Одновременно с установлением коммутируемого значения на выходе первого коммутатора 7 в нем формируется сигналуправления, разрешающий работу генератора тактовых импульсов 8, который осуществляет по каждому такту сдвиг регистрапервого операнда 1; коммутатор разрядов 9опрашивает выход первого коммутатора 7:за один такт-один разряд, и при наличии 15логической единицы в разряде производится запись в регистр результата 3 информации с сумматора 6, После завершенияопроса всех разрядов вычисление автоматически завершается, и результат находится в регистре результата 3, Знаковый разрядрезультата формируется на выходе сумматора по модулю два 4,Формула изобретенияВычислительное устройство, содержащее регистр первого операнда, сумматор помодулю два, регистр результата, блок вычисления обратной величины, первый коммутатор, сумматор, генератор тактовыхимпульсов, коммутатор разрядов, причем 30выход регистра первого операнда соединенс входом первого слагаемого сумматора,вход второго слагаемого которого соединенс выходом регистра результата и выходомрезультата устройства, выход знакового раэряда регистра первого операнда соединен спервым входом сумматора по модулю два,выход которого. соединен с выходом знаковогого разряда результата устройства, выходсумматора соединен с информационным 40входом регистра результата, вход разрешения записи которого соединен с выходомкоммутатора разрядов, управляющий входкоторого соединен с выходом генераторатактовых импульсов и входом разрешения 45 сдвига регистра первого операнда, информационный вход коммутатора разрядов соединен с первым выходом первого коммутатора, второй выход которого соединен с входом генератора тактовых импульсов, вход блока вычисления обратной величины соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом блока вычисления обратной величины, первый вход кода операции устройства соединен с управляющим входом первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет выполнения операции вычисления фактериала, устройство содержит второй коммутатор, вычитающий счетчик, счетчик разрядов и элемент И, выход которого соединен с выходом признака конца вычисления устройства, причем вход первого операнда устройства соединен с первым информационным входом второго коммутато-. ра,второй информационный вход которого соединен с выходом регистра результата, . информационный вход регистра первого операндасоединен с выходом второго коммутатора, первый управляющий вход которого соединен с вторым входом кода операции и вычитающим входом вычитаю- щего счетчика, выход знакового разряда которого соединен с вторым входом сумматора по модулю два, первый информационный вход первого коммутатора соединен с информационным выходом вычитающего счетчика, информационный вход которого соединен с входом второго операнда устройства, причем выход конца счета вычитающего счетчика соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика разрядов, тактовым входом вычитающего счетчика и вторым управляющим входом второго коммутатора, выход генератора тактовых импульсов соединен с входом счетчика разрядов,