Микропрограммное устройство управления

ОП ИСАНИЕИЗОВРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУО 06 Р 9/22 3 ЪеуаеретевееыЯ кеиетет СССР ее деееи кзебрвтвккЯ к еткрыткЯ1Изобретение относится к цифровой вычислительной технике,в частности к устройствам управления ЦВМ.Известно микропрограммное устройство управления, содержащее два бло 5 ка памяти, три регистра, коммута-.тор С 1 Э .Недостатком этого устройства является низкая надежность, обусловленная отсутствием возможности перестройки структуры при отказе блоков памяти. Из известных перестраиваемых микропрограммных устройств управления . наиболее близким к изобретению по технической сущности является перестраиваемое микропрограммное устройство управления, содержащее два запоминающих блока, два регистра адреса, два элемента И, элемент ИЛИ, 20 два коммутатора и два триггера управления 121..Недостатком устройства является низкая экономичность, обусловлен 2ная большим объемом не используе- мых массивов блоков памяти.Цель изобретения - сокращение оборудования.Поставленная цель достигается тем, что в устройство, содержащее два коммутатора, два регистра адреса, два триггера, два элемента И, элемент ИЛИ и два блока памяти, первые выходы которых соединены с счетными входами соответственно первого и второго триггеров, единичные выходы которых соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены с первыми входами соответственно первого и второго блоков памяти, нулевые выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго коммутаторов, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, первые выходы которых соедиЭЗ 8283 50 55 иены с вторым входом соответственно, первого и второго коммутаторов, третьи входы которых соединены соответственно с первым и вторым входами устройства, выход первого эле" мента ИЛИ соединен с первым выхо" дом устройства, дополнительно содержит два регистра, пять элементов ИЛИ, четырнадцатЬ элементов И, два элемента 2 И-ИЛИ", три элемента за" держки и третий триггер; единичный выход которого соединен с первыми входами с третьего по девятый элемент И, нулевой выход. третьего триг" гера соединен с первыми входами с десятого по шестнадцатый элемент И, выходы пятнадцатого и девятого элементов И соединены соответственно с первыми входами второго и третьего элементов ИЛИ, выходы которых соединены соответственно с .вторыми входами второго и первого регистров адреса, вторые выходы которых соединены соответственно с первыми входа. ми первого и второго элементов 2 И.- ИЛИ, вторые входы которых соединены соответственно с первым и вторым входами устройства, третьи входы первого и второго элементов 2 И-ИЛИ соединены соответственно с первыми выходами второго и первого регистров адреса, четвертые входы первого и второго элементов 2 И"ИЛИ соединены соответственно с вторым и первым входами устройства, а выходы этих элементов соединены соответственно с вторыми входами первого и второго блоков памяти, второй выход первого блока памяти соединен с вторыми входами четвертого и одиннадцатого элементов И, второй выход второго блока памяти соединен с вторыми входами шестого и тринадцатого элементов И, третий выход первого блока памяти соединен с вторыми входами третьего и десятого элементов И, третий выход второго блока памяти соединен с вторыми входами седьмого и четырнадцатого элементов И, выходы четвертого и тринадцатого элементо И со единены соответственно с входами первого и второго дополнительных регистров, выходы которых соединены соответственно с вторыми входами двенадцатого и пятого элементов И, выходы которых соединены с соответствующими входами четвертого элемента ИЛИ, выход которого является, вторым выходом устройства, первый выход первого блока памяти соединенс вторыми входами девятого и шестнадцатого элементов И, первый выходвторого блока памяти соединен с вторыми входами восьмого и пятнадцатого элементов И, выход восьмого элемента И через первый элемент задержки соединен с вторым входом второгоэлемента ИЛИ, выход шестнадцатого 10 элемента И церез второй элемент за-.держки соединен с вторым входомтретьего элемента ИЛИ, первый входпятого элемента ИЛИ соединен с четвертым входом первого элемента 2 И-ИЛИ .15 и является вторым входом устройства,второй вход пятого элемента ИЛИ соединен с четвертым входом второгоэлемента 2 И-ИЛИ и является первымвходом устройства, выход пятого элемента ИЛИ соединен с вторыми входамипервого и второго элементов И и через,третий элемент задержки соединен сосчетным входом третьего триггера,,выходы третьего и четырнадцатогоэлементов И соединены соответственнос третьими входами первого и второгорегистров адреса, выходы седьмого идесятого элементов И соединены с соответствующими входами первого элемента ИЛИ, выходы шестого и одиннадцатого элементов И соединены с соответствующими входами аестого элемента ИЛИ, выход которого являетсятретьим выходом устройства.Сущность изобретения состоит в 55сокращении объема блока памяти засчет разбиения микрокоманд на двасегмента, каждый из которых записывается в отдельной ячейке блока памяти, и осуществления считываниямикрокоманды по частям за два такта.Первый сегмент каждой микрокоманды содержит поле адреса и операционное поле, в котором записана частьее поля микроопераций. Остальная 45часть поля микроопераций микрокоманды содержится в адресном и операционном полях второго ее сегмента. Адрес О первого сегмента 1-й микрокоманды задается в поле адреса первого сегмента предыдущей (1+1)-й микрокоманды, записанной в противоположном блоке памяти. Адрес А,.1 второго сегмента 1-й иикрокомайды задается путем инвертирования адреса А первого сегмента1А=А15 93828 каждом такте считывание информации производится из обоих . блоковпамяти: в одном блоке производится.считывание первого сегмента очередной 1-й микрокоманды, а в противоположном блоке - считывание второгосегмента предыдущей (1-1)-й микрокоманды.В следующем такте из первого блока считывается второй сегмент 1-й 1 рмикрокоманды, а из противоположногоблока - первый сегмент следующейза ней (1+1)-й микрокоманды и т.д,Та часть поля микроопераций, кото. рая содержится в операционном полепервого сегмента микрокоманды, запоминается и подается на выход устройства одновременно с считыванием остальной части поля микроопераций,т.е, второго сегмента микрокоманды.Благодаря этому быстродействие уст"ройства сохраняется таким же, как иу известного устройства.При отказе одного из блоков памяти устройство переходит в режим работы с одним блоком памяти, начинаяс той микрокоманды, адрес которойустанавливается в регистре адресаисправного блока по сигналу отказадругого блока памяти.36На чертеже представлена Функциональная схема устройства,Устройство содержит два элементаИ 1 и 2, четырнадцать дополнительныхэлементов И 3-16, два триггера 17 и18, третий дополнительный триггер 19,3три элемента 20-22 задержки,.постро"енных, например, на О-триггерах,элемент ИЛИ 23,пять дополнительныхэлементов ИЛИ 24-28, два элемента2 И-ИЛИ 29 и 30, два регистра 31 и32 адреса, два дополнительных регистра 33 и 34, первый 35 и второй 36 коммутаторы, первый 37 и второй 38 блоки памяти.Кроме того, на чертеже обозначенынулевые выходы 39 и 40 соответственно первого 17 ивторого 18 триггеров,первый 41 и второй 42 входы устройства, выходы 43 и 44 соответственно прямого и инверсного адреса второго реги(выход поля адреса) первого блока37 памяти, первый выход 46 (выход неисправности) первого блока 37 памяти,третий выход 47 (выход поля микроопераций) первого блока 37 памяти,единичный 48 и нулевой 49 выходытретьего триггера 19, третий выход 83 Ь50 (выход поля микроопераций) второго блока 38 памяти, первый выход 51 (выход неисправности) второго блока 38 памяти. второй выход 52 (выход поля адреса) второго блока 38 памяти, выходы 53 и 54 соответственно инверсного и прямого адреса первого регистра 32 адреса, выходы 55 и 56 адреса микрокоманд, записанных соответственно в первом 37 и в втором 38 блоках памяти, соответственно первого 57, второго 58 и третьего 59 выходов устройства. Устройство работает следующим образом. В исходном состоянии при отсутствии неисправностей в блоках памяти триггеры 17 и 18 установлены в единицу, триггер 19 - в нуль, в регистре 31 адреса записан адрес первой мйкрокоманды, в регистре 32 адреса и дополнительных регистрах 33 и 34 - нулевой код. При поступлении первого тактового импульса на вход 41 устройства с выхода 43 регистра 31 через элемент 2 И-ИЛИ 29 на блок 37 памяти подается прямое значение адреса первой михрокоманды,а с выхода 53 регистра 32 на блок 38 памяти подается инверсное значение нулевого кода, т.е. единичный код, которому в этом блоке соответствует пустая ячейка. Кроме того, импульс с входа 41 через элемент ИЛИ 26 поступает на элемент задержки . 22 , а также через открытые триггерами 17 и 18 элементы И 1 и 2 поступает на считывающие входы блоков 37 и 38 памяти. К моменту выдачи инФормации из блоков памяти триггер 19 сигналом с элемента 22 задержки 1 устанавливается в единичное состояние и отпирает элементы И 8, 6 и 7, атакже элементы И 3 и 4. Так как в ре.гистре 34 установлен нулевой код, ав блоке 38 памяти будет опрошенапустая ячейка, через элементы И 8, 6и 7 на выходы 58, 59 и 57 поступаетнулевой код. Из блока 37 памяти будет сцитан первый сегмент первоймикрокоманды. При этом адрес следующЕй, т.е. второй микрокоманды, свыхода 45 блока 37 памяти через открытый элемент И 3 поступает на регистр32 адреса, а операционная часть первого сегмента первой микрокомандычерез открытый элемент И 4 поступает на дополнительный регистр 33.В следующем такте на вход 42 уст"ройства поступает тактовый импульс, по которому на блок 37 памяти с выхода 44 регистра 31 подается инверсный адрес первого сегмента первой микрокоманды, т.е. адрес ее второго сегмента,а на блок 38 памяти с выхода 54 регистра 32 подается прямой адрес первого сегмента второй микро- команды. Далее аналогично первому 10 такту происходит считывание информации из блоков памяти. К моменту ее выдачи из блоков триггер 19 устанавливается в нуль, запирая элементы И 3, 4, 8, 6 и 7 и отпирая элементы 15 И 14, 15, 13, 10 и 11.Благодаря этому содержимое адресного поля второго сегмента первой микрокоманды с выхода 45 блока 37 памяти подается через элементы И 14 и ИЛИ 27 на выход 57 устройства, содержимое операционного поля этого сегмента подается через элементы И 15 и ИЛИ 28 на выход 59 устройства, а содержимое дополнительного регистра 33 через элементы И 13 и ИЛИ 23- на выход 58 устройства, т.е. на выходы устройства подаются полностью микрооперации первой микрокоманды. Одновременно из блока 38 памяти будет зе считан первый сегмент второй микро- команды. При этом адрес следующей за ней, т,е. третьей, микрокоманды с выхода 52 блока 38 памяти через открытый элемент И 11 поступит на ре" гистр 31, а операционная часть пер 35 вого сегмента второй микрокоманды через элемент И 10 поступит в допол-. нительный регистр 34.Далее устройство Функционирует аналогично описанному, осуществляя одновременно с считыванием первого 1 сегмента очередной микрокоманды из одного блока памяти считывание из второго сегмента предыдущей микрокоманды другого блока памяти и подавая45 микрооперации этой предыдущей микро- команды на выходы устройства и т.д.При обнаружении искажений в считанном из блока 37 (38) памяти сегменте микрокоманды происходит перестройка на работу одним исправным блоком 38 (37) памяти. При этом на выходе 46 (51) блока 37 (38) памяти формируется сигнал неисправности, который устанавливает в нуль триггеры 17 (18),5 запирая тем самым элемент И 1 (2), и разблокируя коммутатор 35 (36). Кроме того, этот сигнал поступает на элементы И 12 и 9 (16 и 5). Если искажение обранужено при считываниипервого сегмента микрокоманды, сигналом с вдиничного (нулевого) выхода48 (49) триггера 19 будет открыт элемент И 9 (16), через который сигналнеисправности поступит на элементИЛИ 25 (24), а с него - на регистр32 (31), в котором по этому сигналуустановится фиксированный адрес, скоторого начинается микропрогмаммафункционирования устройства с однимнеисправным блоком памяти. 8 следующем такте, согласно описанному, подается импульс на вход 42 (41) устройства, и из блока 38 (37) памятипроисходит считывание первого сегмента микрокоманды, адрес которогобыл установлен в регистре 32 (31)Адрес следующей микрокоманды, содержащийся в считанном первом сегменте,через элемент И 11 (3) поступит нарегистр 31 (32), В следующем тактеподается импульс на вход 41 (42)устройства. При этом согласно описанному из памяти 38 (37) считываетсявторой сегмент микрокоманды по инверсному значению адреса, установленного на регистре 32 (31), а такжепроисходит выдача микроопераций навыходы устройства. Одновременно адресзаписанный в регистре 31 (32) черезразблокированный коммутатор 36 (35)записывается в регистре 32 (31),Далее из блока 38 (37) памяти происходит считывание первого сегментаочередной микрокоманды и содержимоеего адресного поля устанавливаетсяна регистре 31 (32) и т,д.При этом считывание информациииз блока 37 (38) памяти не происходит, так как элемент. И 1 (2) запертнулевым сигналом с единичного выходатриггера 17 (18),Если искажение обнаружено при считывании второго сегмента микрокоманды из блока 37 (38) памяти; сигналнеисправности с выхода 46 (51)блока 37 (38) памяти поступит на регистр 32 (31) через элемент И 12 (5),элемент 21 (20) задержки и элементИЛИ 25 (24) с задержкой на один такт.Задержка введена потому, что в следующем такте на блок 38 (37) памяти будет подаваться инверсное значение адреса, установленного в регистре 32(31), и если перед этим в регистреустановить фиксированный адрес, микро 1,команда по этому адресу будет считана9 93828 в обратном порядке : сначала будет считан ее второй сегмент, а потом первый, что приведет к нарушению работы устройства.Данное устройство по сравнению с известным, сохраняя способность к пе. рестройке структуры, обеспечивает считывание микрокоманд из блоков памяти в виде двух сегментов, длина которых в два раза меньше длины мик рокоманды, Это позволяет при построении блоков памяти устройства на БИС, количество ячеек в которых в два или более раз больше, чем количество микрокоманд, сократить в два 13 раза количество БИС для блоков памяти устройства. формула изобретения 20Микропрограммное устройство управления содержащее два коммутатора, два регистра адреса, два триггера, два элемента И, элемент ИЛИ и два блока памяти, первые выходы, которых 15 соединены с счетными входами соответственно первого и второго триггеров, единичные выходи которых соединены с первыми входами соответственно первого и второго элементов И, выходы з 0 которых соединены с первыми входами соответственно первого и второго блоков памяти, нулевые выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго коммутаторов, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, первые выходы которых соединены с вторым входом соответственно первого и второго коммутаторов, третьи входы которых соединены соответственно с первым и вторым входами устройства, выход первого элемента ИЛИ соединен с первым выходом устройства, о т л и ц а ющ е е с я тем, что, с целью сокращения оборудования, оно содержит два регистра, пять элементов ИЛИ, четырнадцать элементов И, два элемента 2 И-ИЛИ, три элемента задержки и третий триггер, единичный выход которого соединен с первыми входами с третьего по девятый элемент И, нулевой выход третьего триггера соединен с первыми входами с десятого по шестнадцатый элемент И,. выходы пятнадцатого и девятого элементов И соединены соответственно с первыми вхо 3 10дами второго и третьего элементовИЛИ, выходы которых соединены соответственно с вторыми входами второгои первого регистров адреса, вторыевыходы которых соединены соответственно с первыми входами первого ивторого элементов 2 И"ИЛИ, вторые.входы которых соединены соответственно с первым и вторым входами устрой.ства, третьи входы первого и второгбэлементов 2 И-ИЛИ соединены соответственно с первыми выходами второго йпервого регистров адреса, четвертые входы первого и второго элементов 2 И-ИЛИ соединены соответственнос вторым и первым входами устройства, а выходы этих элементов - соответственно с вторым и первым входа"ми устройства, а выходы этих эле"ментов соединены соответственно свторыми входами первого и второгоблоков памяти, второй выход первогоблока памяти соединен с вторыми входами четвертого и одиннадцатогоэлементов И, второй выход второго,блока памяти соединен с вторыми входами шестого и тринадцатого эле"ментов И, третий выход первого блокапамяти соединен с вторыми входамитретьего и десятого элементов И, третий выход второго блока памяти сое"динен с вторыми входами седьмого ичетырнадцатого элементов И, выходыцетвертого и тринадцатого элементовИ соединены соответственно с входамипервого и второго дополнительныхрегистров, выходы которых соединенысоответственно с вторыми входамидвенадцатого и пятого элементов И,выходы которых соединены с соответствующими входами четвертого элемента ИЛИ, выход которого является вто.рым выходом устройства, первый выход. первого блока памяти соединенс вторыми входами девятого и шестнадцатого элементов И, первый выход второго блока памяти соединен свторыми входами восьмого и пятнадцатого элементов И, выход восьмогоэлемента И через первый элементзадержки соединен с вторым входомвторого элемента ИЛИ, выход шестнадцатого элемента И через второй элемент задержки - с вторым входомтретьего элемента ИЛИ, первый входпятого элемента ИЛИ соединен с чет"вертым входом первого элемента 2 ИИЛИ и является вторым входом устройства, второй вход пятого элемента11 9382 ИЛИ соединен с четвертым входом вто"рого элемента 2 И-ИЛИ и является первым входом устройства, выход пятого Элемента ИЛИ соединен с вторыми входами первого и второго элементов И и через третий элемент задержкис счетным входом третьего триггера, выходы третьего и четырнадцатого Элементов И соединены соответст венно с третьими входами первого в и второго регистров адреса, выходы седьмого и десятого элементов И соединены с соответствующими входами с,83,12первого элемента ИЛИ, выходы шестого и одиннадцатого элементов Исоединены с соответствующими входами шестого элемента ИЛИ, выходкоторого является третьим выходом устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРИ 437072, кл. а 06 Г 9 Лг, 1975.2, Авторское свидетельство СССРМ 646333, кл. Я 06 Г 9/22, 1976