Устройство для контроля последовательностей импульсов

(9) (11) 1)5 Н 03 К 5/19, 6 06 Р 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ юро муин, ни 16,(21) 4748306/21 (22) 11.10.89 (46) 30,03.92. Бюл. М 12 (71) Специальное конструкторское б Производственного объединения "Ком нар" (72) Н. Ф. Сидо рен ко, Г, Н.Тимон ьк В,С,Харченко, С.Н.Ткаченко, Р,И,Могут Б.В.Остроумов (53) 681.3(088.8) (56) Авторское свидетельство СССР М 1376088, кл. 0 06 Р 11/16, 1986.Авторское свидетельство СССР ЬЬ 1501064, кл, Н 03 К 5/13, 0 06 Е 11 1987.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛ ЕДОВАТЕЛ ЬНОСТЕЙ ИМПУЛЬСОВ (57) Изобретение относится к автоматике и цифровой технике и предназначено для проверки сложных блоков синхронизации, контроллеров, датчиков информации, Цель изобретения - повышение оперативности функционирования, достигается путем введения второго регистра 5, шифратора 7, третьего коммутатора 10, триггера 11, первого и второго элементов И 12 и 13 и одновибратора 14, Устройство также содержит блок 1 памяти, сумматор 2, счетчик 3, первый регистр 4, дешифратор 6, первый и второй коммутаторы 8 и 9. 2 ил.Выход первого коммутатора 8 соединенпервым информационным входом третьео коммутатора 10, выход которого соедиен со счетным входом счетчика 3. Выход торого коммутатора 9 соединен с прямым ходом второго элемента И 13 и вторым входом первого элемента И 12, выход которого соединен с входом одновибратора 14, Выход одновибратора 14 соединен с К-входом и входом и синхронизации второго регистра 5, с вторым информационным входом третьего регистра 5, с вторым.информационным входом третьего коммутатора 10 и управляющим входом (В/В) блока 1 памяти,Рассмотрим назначение элементов предлагаемого устройства.Блок 1 памяти представляет собой ОЗУ. Он предназначен для записи и хранения программ контроля последовательностей импульсов, поступающих на входы 15 устройства. Разрядность ячейки памяти определяется числом и входов 15, по которым поступают импульсы контролируемых последовательностей, и обеспечивает возможность записи кода номера входа, по которому должен поступить очередной импульсс контролируемой последовательности. Запись информации, поступившей на О- вход блока 1 памяти, осуществляется в ячейку, код адреса которой поступает на адресный вход по импульсу, поступившему на Яй-вход,Сумматор 2 комбинационный служит для формирования адреса ячейки ОЗУ как суммы адреса начальной ячейки памяти, соответствующей контролируемой последовательности (с выхода регистра 4), и номера ячейки, соответствующего текущего такту контроля последовательности импульсов (выходы счетчика 3).Счетчик 3 служит для подсчета числа импульсов, поступивших на входы 15 устройства и соответствующих контролируемой последовательности,Регистр 4 предназначен для записи адреса начальной ячейки зоны памяти, выделяемой для контроля конкретной последовательности импульсов. Запись адреса осуществляется с входа 16 устройства по синхроимпульсу на входе 17 устройства.Регистр 5 предназначен для записи и хранения информации, поступившей на входы 15 контролируемой последовательности устройства. Запись информации в регистр 5 осуществляется асинхронно с Я-входов, а обнуление регистра 5 осуществляется по заднему фронту импульса, поступающего одновременно на его К- и С-входы. Изобретение относится к автоматике ицифровой технике и предназначено для спроверки сложных блоков синхронизации, гконтроллеров, датчиков информации, ис- нпользуемых в автоматизированных систе вмах управления, обработки информации, всвязи,Цель изобретения - повышение оперативности функционирования.На фиг. 1 приведена электрическая функциональная схема устройства; на фиг. 2 -временные диаграммы, поясняющие его работу.Устройство для контроля последовательностей импульсов содержит блок 1 памяти, сумматор 2, счетчик 3, регистры 4 и 5,дешифратор 7, первый 8, второй 9 и третий10 коммутаторы, триггер 11, первый 12 ивторой 13 элементы И, одновибратор 14,входы 15 контролируемой последовательности, входы номера контролируемой последовательности 16 и синхронизации 17,первый 18 и второй 19 входы режимов работы устройства и выход 20 ошибки.Входы 15 контролируемой последовательности устройства соединены с инфор.мационными входами первого 8 и второго 9коммутаторов, Прямые управляющие входыпервого коммутатора 8 и инверсные управляющие входы второго коммутатора 9 соединены с выходами дешифратора 6, Входыкода номера последовательности 16 и синхронизации 17 устройства соединены соответственно с информационным входом ивходом синхронизации первого регистра 4, 35выход которого соединен с первым входомсумматора 2, второй вход которого соединен с выходом счетчика 3. Выход сумматора2 соединен с адресным входом блока 1 памяти, выход которого соединен с информационным входом дешифратора 6.Входы 15 контролируемой последовательности устройства соединены с информационным входом второго регистра 5,выход которого соединен с входом шифратора 7, Выход шифратора 7 соединен с информационным входом блока 1 памяти,Первый 18 и второй 19 входы режимовработы устройства соединены соответственно с Я- и В-входами триггера 11, нулевой 50выход которого соединен с первыми управляющим входом третьего коммутатора 10 иуправляющим входом дешифратора 6. Единичный выход триггера 11 соединен с вторым управляющим входом третьего 55коммутатора 10, причем первым входомпервого элемента И 12 и инверсным входомвторого элемента И 13, выход которого является выходом 20 ошибки устройства.5 10 50 55 Дешифратор б в соответствии с кодом, поступившим с выхода блока 1 памяти; формируетуправляющие сигналы на входы коммутаторов 8 и 9, что позволяет различать импульсы, принадлежащие и не принадле. жащие контролируемой последовательности, Дешифратор б - управляемый. Сигнал на его выходе будет сформирован только при наличии единичного сигнала на управляющем входе. При нулевом управляющем сигнале на всех выходах дешифратора б будут присутствовать нулевые сигналы.Шифратор 7 в соответствии с унитарным кодом, поступающим на его вход, формирует на своем выходе двоичный код (код номера кода, по которому поступил импульс) для записи его в блок 1 памяти.Коммутатор 8 служит для формирования на своем выходе импульса, если поступивший на один из входов 15 устройства импульс соответствует контролируемой последовательности импульсов.Коммутатор 9 формирует на своем выхо.де импульс при поступлении очередного импульса на один из входов 15 устройства в режиме "Программирование", а в режиме "Контроль" - если поступивший на один из входов 15 устройства импульс не принадлежит контролируемой последовательности.Коммутатор 10 предназначен для формирования импульсов на счетный вход счетчика 3,Триггер 11 предназначен для управления режимов работы устройства. В единичное состояние триггер 11 переводится единичным сигналом, поступившим на его Я-вход, в нулевое - на В-вход. Единичное состояние триггера 11 соответствует режи- му "Программирование", а нулевое - режиму "Контроль".Элемент И 12 служитдля формирования импульса на входе одновибратора 14.Элемент И 13 предназначен для формирования сигнала ошибки.Одновибратор 14 служит для синхронизации работы устройства в режиме "Программирование".Устройство для контроля последовательностей импульсов работает следующим образом.Перед началом функционирования элементы памяти устройства устанавливаются в ноль, Цепи начальной установки на фиг. 1 условно не показаны. В регистр 4 с входа 16 записывается адрес первой ячейки, соответствующей контролируемой последовательности, по синхроимпульсу, поступившему на вход 17. На вход 18 устройства поступает единичный импульс, и триггер 11 переходит в единичное состоя 15 20 25 30 35 40 45 ние, т.е. устройство переходит в режим "Программирование".Единичный сигнал с единичного выхода триггера 11 закроет элемент И 13, откроет коммутатор 10 по второму информационному входу и элемент И 12.Нулевой сигнал с нулевого выхода триггера 11 закроет дешифратор 6. В результате на его выходах будут присутствовать только нулевые сигналы и коммутатор 8 будет закрыт по всем информационным входам, а коммутатор 9 - открыт по всем входам.По адресу, поступившему с выхода регистра 4, сумматор 2 формирует адрес ячейки памяти блока 1 памяти.При поступлении импульса на один из входов 15 устройства (например, 15.) последний запишется в )-й разряд регистра 5, поступит на вход шифратора 1, в соответствии с которым он сформирует на О-входе блока 1 памяти двоичный код.Одновременно с записью в регистр 5 импульс, поступивший на вход 15.), пройдет на выход коммутатора 9 и далее через открытый элемент И 12 - на вход одновибратора 14, Последний по переднему фронту поступившего на его вход сигнала сформирует на своем выходе единичный импульс, по заднему фронту которого в блок 1 памяти запишется код номера входа (в нашем случае 15., по которому поступил импульс, обюкится регистр. 5, и через коммутатор 10 поступит на счетный вход счетчика 3. Счетчик 3 уве.;ичит свое состояние на единицу.В результате этого на выходе сумматора 2 сформируется адрес следующей ячейки памяти ОЗУ,Следующий импульс, поступивший на один из входов 15 (пусть на 15.-вход), аналогичным образом запишется на 1-й разряд регистра 5, шифратор 1 сформирует на О- входах блока 1 памяти код номера -го входа, по которому поступил импульс. Одновременно поступивший импульс пройдет через коммутатор 9, элемент И 12 на вход одновибратора и последний сформирует на своем выходе единичный импульс. В результате код, сформированный шифратором 7, запишется в блок 1 памяти, регистр 5 обнулится, а счетчик увеличит свое состояние еще на единицу и на выходе сумматора 2 будет сформирован адрес следующей ячейки.При поступлении последующих импульсов на вход 15 устройства цикл работы в режиме "Программирование" повторяется. В результате в блоке 1 памяти формируется программа контроля данной последовательности импульсов.Перед началом функционирования устройства в режиме "Контроль" счетчик 3 устанавливается в ноль. Цепи начальной установки на фиг, 1 условно не показаны. В регистр 4 с входа 16 записывается адрес первой ячейки, соответствующей контролируемой последовательности. Это осуществляется по синхроимпульсу, поступившему на вход 17. На вход 19 устройства поступает единичный импульс, и триггер 11 переходит в нулевое состояние, т.е. устройство переходит в режим "Контроль",Единичный сигнал с нулевого выхода триггера 11 открывает первый информационный вход коммутатора 10 и разрешает работу дешифратора Ь, Нулевой сигнал с единичного выхода триггера 11 закрывает информационный вход коммутатора 10, закрывает элемент И 12 и открывает элемент И 13,По адресу, поступившему с выхода регистра 4, сумматор 2 формирует адрес ячейки блок 1 памяти, из которой считывается код номера входа (например, 15,Я, который поступает на вход дешифратора 6, По этому коду дешифратор 6 формирует единичный сигнал на)-м выходе и нулевые сигналы - на остальных выходах. В результате )-й выходной сигнал дешифратора 6 открывает )-й инЬоомационный вход коммутатора 8 и закрывает)-й информационный вход коммутатора 9.При поступлении импульса на вход 15,) устройства т,е. при правильной реализации контролируемой последовательности) последний через коммутаторы 8 и 10 поступит на вход счетчика 3 и переведет его в единичное состояние, В результате этого на выходе сумматора 2 сформируется адрес следующей ячейки блока 1 памяти и на вход дешифратора 6 поступит номер входа, по которому должен поступить очередной импульс контролируемой последовательности (например, вход 15 л). При поступлении импульса на вход 15. устройство будет работать аналогичным образом см. фиг. 2, б).Если контролируемая последовательность искажена и очередной импульс поступил на другой вход(например, вход 15.в), то этот импульс не пройдет на выход коммутатора 8. Однако он пройдет через коммутатор 9 и элемент И 13 на выход 20 устройства и сформирует сигнал ошибки (см. фиг, 2, в).Аналогично, если одновременно с импульсом по входу 15.) (соответствующим входной последовательности) поступит импульс на любой другой вход (например, 15,гп), то этот импульс все равно пройдет на выход коммутатора 9, элемента И 13 и сформирует на выходе 20 сигнал ошибки,По окончании контролируемой последовательности из блока 1 памяти будет считана ячейка, содержащая нулевой код. В результате на всех задействованных выхо дах дешифратора 6 будет нулевой код и коммутатор 9 будет открыт по всем выходам.Поэтому любой импульс, поступивший на входы 15,1 - 15,п устройства, сформирует сигнал ошибки на,выходе 20 устройства.10 Так как в данном устройстве смена программы контроля производится за время одного цикла контроля, то общее время Т, затрачиваемое на К циклов контроля, можно определить выражением15Т, =КТ+ аКТСРТогда выигрыш в оперативности функционирования может быть оценен относи тельным снижением общего времени,затрачиваемого на К циклов контроля, по формулеприа=0,01; =25-50; аТ =19,2-32,6,Таким образом, данное устройство30 обеспечивает снижение общего времени,затрачиваемого на К циклов контроля, на19,2 - 32,6 ,Указанное техническое преимуществообеспечивает значительное превосходство35 данного устройства по оперативности функционирования, достигаемое введением соответствующих конструктивных признаков.Это обстоятельство значительно расширяетобласть применения данного устройства,40Формула изобретенияУстройство для контроля последовательностей импульсов, содержащее блок 45 памяти, сумматор, счетчик, первый регистр,дешифратор, первый и второй коммутаторы, причем входы контролируемой последовательности устройства соединены с информационными входами первого и второго 50 коммутаторов, прямые управляющие входыпервого коммутатора и инверсные управляющие входы второго коммутатора соединены с выходами дешифратора, входы кода номера последовательности и синхрониза ции устройства соединены соответственнос информационным входом и входом синхронизации первого регистра, выход которого соединен с первым входом сумматора, которой вход которого соединен с выходомаказ 1069 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 а,1 роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Г счетчика, выход сумматора соединен с адресным входом блока памяти, выход которого соединен с информационным входом дешифратора, о т л и ч а ю щ е е с я тем, что, с целью повышения оперативности функционирования, в него введены второй регистр, шифратор, третий коммутатор, триггер, первый и второй элементы И и одновибратор, причем входы контролируемой последовательности устройства соединены с информационным входом второго регистра, выход которого соединен с входом шифратора, выход которого соединен с информационным , входом блока памяти, первый и второй вхо-. ды режима устройства соединены соответственно с Я- и В-входами триггера, нулевой выход которого соединен с первым управляющим входом третьего коммутатора и управляющим входом дешифратора, единичный выход триггера соединен с вторым управляющим входом третьего коммутатора, первым входом пер вого элемента И и инверсным входом второго элемента И, выход которого является выходом ошибки устройства, выход первого коммутатора соединен с первым информационным входом третьего коммутатора, выход 10 которого соединен со счетным входом счетчика, выход второго коммутатора соединен с прямым входом второго элемента И и вторым входом первого элемента И, выход которого соединен с входом одновибратора, выход од новибратора соединен с К-входом и входомсинхронизации второго регистра, с вторым информационным входом третьего коммутатора и управляющим входом блока памяти,