Цифровой интегратор

Опубликовано 1502 Я 21 . Бюллетень М 6 Дата опубликования описания 15,02.82(7 ) Заявитель Винницкий политехнический институт(54) ЦИФРОВОЙ ИНТЕГРАТОР Изобретение относится к вычислительной технике, в частности к гибридным вычислительным машинам, цифровым дифференциальным анализаторам,и может быть применено в системах счисловым программным управлением.Предназначено для преобразованиядвоичного кода и кода "Фибоначчи" в частоту следования импульсов.Известен цифро-частотный интегратор, содержащий регистр управляющего кода, счетчик с импульснымивыходами и вентильные схемы 11,Недостатками такого устройстваявляются необходимость использованилтриггеров с импульсными выходами, атакне невозможность работы с числами, представленными в двоичной "Фибоначциевой" системе счисления.Наиболее близким к предлагаемомуявляется цифровой интегратор, содержащий счетчик и вентильные схемы 21,Недостатком этого устройства лв"ляется невозможность работы с числами, представленными в двоичной "фибоначциевой" системе счисления.Целью изобретения является расширение функциональных возможностей.Цель достигается тем, что о цифровом интеграторе, содержащем 1-разрядный счетчик (1=2 п 1, п 1=1,2,,п)1 а также 2 п элементов И и один элемент ИЛИ, каждая п 1-я пара разрядов интегратора дополнительно содержит блок образования кодовых последоЪательностей, входы с первого по 1-й которого подключены соответственно к 15выходам с первого по 1-и разрядов счетчика, (1+1 )-й вход блока образования кодовых последовательностей подключен к (2 п+1 )-му входу управляющего кода цифрового интегратора, а (1+2)-й вход -К(2 п)-му входу управляющего кода цифрового интегратора, (1+3 )-й вход подключен к импульсному входу цифрового интегратора, а(1+4)-й вход - к упраеляюцей шинециФрового интегратора,(1+5)-Й входблока образования кодовцх оспедова.тельностей подключен к вцходу (-1 )го элемента И, а (г+6)-й вход - к 5вцходу 1-го элемента И, первый выход блока образования кодовых последовательностей подключен к (1-1 )-мувходу элемента ИЛИ, а второй выходк 1-му входу элемента ИЛИ, выходэлемента ИЛИ является выходом цлФрового интегратора,Каждый блок образования кодовыхпоследовательностей содержит два злемента И и два элемента ИЛИ, входы с1 первого по в"й первого элемента Иподключены ко входам блока Образования кодовых последовательностей .погического узла с номерами (1,3 52 С1 "1)-м, а входы с первого по о-й вто-рого элемента И соединены со входамиблока образования кодовых последовательностей с номерами (2,ч, 61)ым, (а+1 )-й вход первого элемента И75подключен к (1+1 )-му входу блокаобразования кодовых последовательностей, а (О+1 )-й вход второго элементаИ подключен к (1+2)-му входу блокаобразования кодовых последовательнос"тей, (в+2)-е входы элементов И под 3 Оключены к (1+3)-му входу блока образования кодовых последовательностей,а (щ+3 )-е входы элементов и подключе"ны к ( 1+Ч )-му входу блока образования кодовых последовательностей,35(1+5)-й вход которого соединен совторым входом первого элемента ИЛИ,а (1+6)-й вход - со вторил входомвторого элемента ИЛИ, причем первыйвход первого элемента ИЛИ подключен фк выходу первого элемента И, а первый вход второго элемента ИЛИ подключен к выходу второго элемента И, выходы первого и второго элементовИЛИ подключены к первому и второмувыходам блока образования кодовыхпоследовательностей.На Фиг.1 представлена Функциональная схема циФрового интегратора; наФиг.2 - схема блока образования кодовых последовательностей.Схема циФрового интегратора содержит счетчик 1, логические элементы И 2 и 3, блок образования кодовыхпоследовательностей 1 и логический ыэлемент ИЛИ 5. Схема блока образования кодовых последовательностей 1 лсодержит логические элементы И 6 и И",1 8 л 9, Ь.аждая Гп-я пара разря/оп ит:,автова содержит блок Обраоаа ,: я кодовых последовательностейу кодрога входы с первого по -Р. подкпцены соответственно к выходец, с первого по 1-й разрядов счетчика 1, (1+1 )-й вход блока образования кодовых последовательнос -й л плапючен к (2 п-+1 )-му входу управляюцзго кода а (+2)-ой входк (2 п -1 1-му входу управляющего кода, ,+3 ) й вход блока образования кодовых последовательностей л подключен к импупьсному входу циФрового интегратора а ,+л)-й вход - к управляюцей лине у (+5)-й вход блока образования кодовых последавательнос. тей л подключен к выходу (1-1 )- го элемента ," 2, а (+б)-ой вход - к выходу 1-го элемента И 3; первый вы. ход блока образования кодовых после 1 довательностей л подключен к (+1 )- ыу вхОду элемента ИЛИ 5,. второй выход - к 1-му входу элемента ИЛИ 5, а выход Ллемента ИЛИ 5 является выходом циФрового интегратора ГВ блоке образования кодовых пос.педовательностей 1 входы с первого по п 1-й первого элемента И 6 подключены ко входам блока образования кодовых последовательностей 1, с номерами (1,3; з,1-1 )-ым, а входы с первого по щ-цй втооого элемента И / соединены со входами блока образования кодовых последовательностей с но мерами (2 уЧ 6 са ) цмто (и+1 ) и вход первого элемента И 6 - к (1+1 )-му входу блока образования кодовых последовательностей 1. а .,и+1 )-й вход второго элемента И , адключены к (1+2)-му входу блока образования кодовых последовательностей " (В+2)-евходы элементов И бали 7 падключенц(1+3 )-му входу блока Образования кодовых последовательностей 4, а (н 1+3 )- -й входы элементов И 6 и 7 подключены к (1+4)-му входу блока образованиякодовых последовательностей 4, (1+5)- -ый вход которого соединен со вторыйвходом первого злепента или 8, а(1+6)-ой вход - со вторым входом вто.рого элемента ИЛИ 9, причем первый вход первого элемента ИЛИ 8 подклю" чен к выхсду первого элемента И 6, а первый вход элемента ИЛИ 9 подключей к вь,ходу элемента- И, 7, выходы элементов ИЛИ 8 и О подкггючены соответственно к первому и второму вцхо5 90583 дам блока образования кодовых после. довательностейУстройство работает следующим образом.Пусть на управляющей шине у 5 (Фиг.1) находится нулевой потенциал, такой же потенциал присутствует на (1+4)-и входе блока образования кодовых исследовательностей (Фиг.2) Это приводит к отключению элементов О И б и 7 блока 4, Цифровой интегратор при том работает в чисто двоичном коде при условии, что счетчик (Фиг,1) осуществляет пересчет в кодеч ис весами (1,с,4,82 . Допустим,15 что на входах параллельного управляющего кода с первого по 2 п-ый, присутствует код 2 п-разрядного числа йВентильные схемы, состоящие лз элементов И 2 и 3 и элемента ИЛИ 5, объединяют 2 о сигналы выхода счетчика 1 и шин параллельного управляющего кода (фиг. 1)Если на импульсныи вход Г цифроФ25 вого интегратора поступают импульсы с частотойто на выходе устройства Гу будут импульсы со средней час" тотой следованияЗО МДля преобразования в частоту сле.1дования импульсов чисел, представленных в двоичнойФибоначчиевой" системе очисления, на входе управляющей Мины У (Фиг.1) должен поисутствовать единичный потенциал,Такой не потенциал присутствует на (1+4)-м входе блока образования 4 в кодовых последовательностей 4 (Фиг.2), на первом выходе которого следуют импульсы в соответствил с функцией, реализуемой элементом И б (фиг,2), независимо от Функции, реа лизуемой элементом И 2 (Фиг.1), а на втором выходе блока образования кодовых последовательностей 4 следуют импульсы в соответствии с функци- ей, реализуемой элементом И 7 (Фиг,2) 50 независимо от Функции, реализуемой элементом ИЗ (Фиг.1). Цифровой интегратор при этом работает в двоич-. ной "Фибоначчиевой" системе счисления при условии, что счетчик 55 (Фиг.1) осуществляет пересчет в коце "фибоначчи" с весами ( 1, 1, 2 3 5у фи)р ф 0 6где ц М 0 при п=0,+ ОрР- характеристический параметр "Фибоначчиеаых" систем счисления (=1,2,3,.)Йопустим, что на входах параллелы"ного управляющего кода с первого по2 п-й (Фиг, 1) присутствует код 2 п-разрядного числа Н. Вентильные схемы,состоящие из элементов И 2 и 3, эле-,чента ИЛИ 5 и блоков образования кодовых последовательностей 4, объединяют сигналы счетчика 1 и шин параллельного управляющего кода (Фиг, 1).Если на вход цифрового интеграто-.ра поступают импульсы с частотойто на выходе устройства Гч следуютимпульсы со средней частотой ГНяи) вРПредложенное устройство позволяетпреобразовывать в частоту как двоичный, так и двоично-"Фибоначчиевый"код, что является значительным рас- .ширением Функциональных возможностейдвоичного цифрового интегратора споследовательным переносом. Известно. что устройства, работающие в Ркодах "Фибоначчи", обладают ошибкообнаруживающими свойствами,Потенциальный коэффициент обнаружения ошибок определяется по ФормулеМРои 2"где и - разрядность устройства,Так для 16-разрядного цифровогоинтегратора, работающего в 1 -кодахфибоначчи", д = 09Формула изобретения1. Цифровой интегратор, содержащий1-разрядный счетчик (1=2 п, п=1,2,и), а также 2 п элементов И и одинэлемент ИЛИ, о т л и ч а ю щ и й с ятем, что, с целью расширения функциональных возможностей за счет возмог.ности преобразования в частоту следования импульсов как двоичного, таки двоично-Фибоначчиевого кода, каждащ-ая пара разрядов интегратора дополнительно содержит блок образованиякодовых последовательностей, входыс первого по 1-й которого подключенысоответственно к выходам с первогопо 1-й разрядов счетчика, (1+1)-йвход блока образования кодовых последовательностей подключен к (2 п+1) 9058-му входу управляющего кода цифрового интегратора, а (1+2)-й вход - к(2 п)-му входу управляющего кодацифрового интегратора, (1+3)-й входподключен к импульсному входу цифрового интегратора, а (1+4)-й входк управляющей шине цифрового интегратора (1+5)-й вход блока образования кодовых последовательностей подключен к выходу (1-1)-го элемента И,а (1+6)-й вход - к выходу (-го элемента И, первый выход блока образования кодовых последовательностей подключен к (1-1)-му входу элемента ИЛИ,а второй выход - к 1-му входу элемен"та ИЛИ, выход элемента ИЛИ являетсявыходом цифрового интегратора,2. Интегратор по и. 1, о т л ич а ю щ и й с я тесл, цто каждыйблок образования кодовых последовательностей содержит два элемента Ии два элемента ИЛИ, входы с первогопо щ-й первого элемента И подклюценык входам блока образования кодовыхпоследовательностей логического узла 25с номерами (1,3,51-1) а входыс первого по щ-ый второго элементаИ соединены с входами блока образования кодовых последовательностей сномерами (2,4,6 .,1), (в+1)-ый 30вход первого элемента И подклюцен к 30 8(+1)-му входу блока образования кодовых последовательностей, а (щ+1)-йвход второго элемента И подключен к(1+2)-му входу блока образования кодовых последовательностей, (в+2)-евходы элементов И подключены к (1+3),-му входу блока образования кодовыхпоследовательностей, а (в+3)-е входыэлементов И подключены к (1+4)-мувходу блока образования кодовых пос-,ледовательностей, (1+5)-ый вход которого соединен с вторым входом первого элемента ИЛИ, а (1+6)-й вход - свторым входом второго элемента ИЛИ,причем первый вход первого элементаИЛИ подключен к выходу первого элемента И, а первый вход второго элемента ИЛИ подключен к выходу второгОэлемента И, выходы первого и второгоэлементов ИЛИ подключены к первомуи второму выходам блока образованиякодовых последовательностей.Источники информации,принятые во внимание при экспертизе1. Данчеев В.И, Цифро-частотныевычислительные устройства, М. "Энергия", 1976, с.232. Интегральные микросхемы серии155. Экспресс-информация. Вып.4, И.ЦНИИБЭИ приборостроения, 1975, с.40,