Устройство доступа к общей памяти

(5)5 0 06 Р 12/00 ЕНИ ИЗОБРЕ ИСАН АТЕНТУ БЩЕИ ПАОс1 ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(71) Научно-исследовательский институт автоматических систем(73) Государственный научно-исследовательский институт авиационных Систем(56) Дж.фрир, Построение вычислительныхсистем на базе микропроцессоров, ММир,1990. с.334,Гензенцин и перспективы развития портовых вычислительных систем (обзор по материалам иностранной печати) НИЦ 770, 1981, с.38-39. Изобретение относится к вычислительной технике и может быть применено для организации эффективного обмена между ЦВМ, процессорами, в мультипроцессорных системах и локальных сетях,Целью настоящего изобретения является повышение быстродействия путем обеспечения параллельного доступа к блокам памяти.На чертеже представлена функциональная схема устройства доступа к общей памяти. Процессоры 1,1 1 Я шинным выходом, содержащим информационные, адрес ные и управляющие линии, соединены с шинными входами соответствующих блоков 2.1, , 2,8 памяти, шинным выходом подключенных к шинным входам соответствующих двунаправленных шинных усилителей (ДШУ) 3,1, ЗМ Шинные выходы ДШУ 3.1, , З.й соединены с первыми шинными вхо.,Й 2 1836686 АЗ(57) Изобретение относится к вычислительной технике и может быть применено для организации эффективного обмена между ЦВМ, процессорами, в мультипроцессорных системах и локальных сетях, Целью изобретения является повышение быстродействия путем обеспечения параллельного доступа к блокам памяти. Поставленная цель достигается тем, что устройство содержит две группы мультиплексоров, блок синхронизации, три группы двунаправленных коммутаторов, две группы блоков сравнения, две группы элементов ИЛИ, группа блоков управления коммутацией. 1 ил. дами блоков 4.1, , 4.М и 4,Имультиплексоров,Вторые шинные входы блоков 4,1 4.й мультиплексоров, образуя первое кольцевое соединение, подключены шинами в следующей последовательности: второй вход блока 4.4 мультиплексоров подключен к выходу блока 4.И мультиплексоров, второй шинный вход которого подключен к шинному выходу блока 4.Й - 1 мультиплексоров и т,д, вплоть до второго шинного входа блока 4.2 мультиплексоров, причем к выходу блока 4.1 мультиплексоров подключен второй шинный вход блока 4.2 мультиплексоров, Аналогично вторые шинные входы блоков 4 М+1, , 4.2 гч мультиплексоров, образуя второе кольцевое соединение в следующей последовательности: второй шинный вход блока 4,И+1 мультиплексоров соединен с шинным выходом блока 4.И+2 мультиплексоров и т.д., вплоть до второго входа 4.2 И, 1836686причем выход блока 4,Й+1 мультиплексоров соединен с вторым шинным входом блока 4,2 М мультиплексоров, При этом шины, соединяющие указанные мультиплексорц, одновременно подключены к шинным входам соответственно, шина между блохами 4.1 и 4.2 мультиплексоровк шинным входам ДШУ 3,2 й+2 и блока 5.2 сравйения, а ее линия "Признак запись-чтение." к первым входам ДШУ 3,2 М+2 и логического элемента 6.2 ИЛИ, выходом подключенного к второму входу ДШУ 3.2 Й+2, шина между блоками 4,2 и 4,3 мультиплексоров подключена к шинным входам ДШУ 3.2 й+2 и блока 5.3 сравнения, а ее линия "Признак запись-чтение" - к первым входам ДШУ 3,2 Й+2 и логического элемента 6.3 ИЛИ, выходом подключенного к второму входу ДШУ 3,2 Й+3, т,д вплоть до шины между блоками 4.Й - 1 и 4.Й мультиплексоров, соответственно одновременно подключенной к шинным входам ДШУ З.ЗЙ.и блока Б,М сравнения, а ее линия."Признак запись-чтение" - к первым входам ДШУ 3,3 и логического элемента 6.Й ИЛИ, выходом подключенного к второму входу ДШУ З.ЗЙ, причем шина между блоками 4,Й и 4,1 мультиплексоров одновременно подключена к шинным входам ДШУ 3.2 Й+1 и блока 5,1 сравнения, а ее линия "Признак запись-чтение" - к первым входам ДШУ 3,2 Й+1 и логического элемента 6,1 ИЛИ, вь 1 ходом подключенного к второму входу ДШУ.3,2 Й+1,Аналогично шина:между блоками 4 Й+2и 4.М+1 мультиплексоров одновременно подключена к шинным входам ДШУ З,М+1 и блока Б.Й+1 сравнения, а ее линия "Признак запись-чтение" - к первым входам ДШУ З,Й+1 и логического элемента 6,Й+1 ИЛИ, выходом подключенного к второму входу ДШУ ЗА+1 и т,д., причем шина между блоками 4.Й+1 и 4.2 Й мультиплексоров одновременно подключена к шинным входам ДШУ 3.2 М и блока 5,2 Й сравнения, а ее линия "Признак зэпись-чтение" - к первым входам ДШУ 3,2 и логического элемента 6.2 Й ИЛИ, выходом подключенного к второму входу ДШУ 3,2 Й,Блок 5 сравнения предназначен для селекции адреса блокапамяти, поступающего по шинам, и выполнен нэ микросхемах К 531 СП 1 (1),Шинные выходы ДШУ З.М+1, ., 3.2 Мсоединены с первыми входами соответственно блоков 7.1, , 7,М памяти, вторыми шинными входами подключенных соответственно к шинным выходам ДШУ 3,2 М+1, , З,ЗЙ. Блок 7 памяти предназначен для хранения информации обмена между процессорами в режиме "кэждцй с каждым" и выполнен по схеме микросхем двухпортовой памяти К 1800 РП 6 (1),Линии, предназначенные для передачисигналов записи-чтения из состава управляБ ющих выходных шин процессоров 1.1, ,1.Й, подключены к вторым входам соответствующих дополнительных блоков 8,1, . 8,Муправления, предназначенных для выработки сигналов коммутации входными потока 10 ми блоков 4 мультиплексоров, юодновременно соединены с вторыми управляющими входами соответственно ДШУ 3.1,., З,й. Линии старшего разряда адреса блока памяти из состава линий шинных выхо 15 дов ДШУ 3.1, .,З.й подключены к третьимвходам соответствующих дополнительныхблоков 8.18.Й управления,Первые выходы дополнительных блоков8,1,8.Й управления соединены с управ 20 ляющими входами соответствующих блоков4,1, 4,й мультиплексоров, а вторые выходы дополнительных блоков 8,1, . 8,Й управления подключены к управляющимвходам соответствующих блоков 4.Й+1, ,25 4.2 М мультиплексоров.Пятые входы дополнительных блоков8.1.,8.Й управленияодновременносоедииены с вторыми входами соответствующихлогических элементов 6.Й+1 6.2 Й ИЛИ иЗ 0 с выходами соответствующих блоков Б.М+1,, 5.2 й сравнения, а четвертые входы дополнительных блоков 8.1, , 8,М управленияодновременно подключены к вторым входам соответствующих логических злемен.35 тов 6.6 6.М ИЛИ и к выходам блоков 5.1., Б,й, Дополнительнь 1 е блоки 8.1, , 8.Йуправления содержат логический злемен 19.1, , 9.Й НЕ, выходом соединенный с пер.вым входом первого логического элемента40 соответственно 10,1, , 10,й ИЛИ, выходоМподключенного к первому входу первого логического элемента соответственно 11,1, .;11,Й И. Выход первого логического элемеФфта 11.1, ., 11 Й И соединен с первым входОМ45 второго логического элемента 12,1, , 12,ЙИЛ выходом подключенного к первомувыходу дополнительного блока управлениясоответственно 8.18.й.Второй выход дополнительного блойэ508.1, , 8 М управления соединен с выходбй третьего логического элемента ИЛИ собтветственно 13.1, , 13.Й, первым входбм подключенного к выходу второго логического элемента И соответственно 14.1, , 14,М,Первый вход этого элемента И соединен с выходом четвертого логического элемеМтэ ИЛИ соответственно 15,1, , 15,Й, первым входом подключенного к третьему входу соответствующего дополнительного блока 6,1, , 8,Й управления, причем этот же входдополнительного блока 8.1, , 8,Й управления соединен с входом соответствующего логического элемента 9,19,Й НЕ, Второй вход дополнительного блоха 8.1, , 8.Й управления одновременно подключен к вторым входам первого и четвертого логических элементов ИЛИ соответственно 10.110,Й и 15.1, . 15,Й, первый вход дополнительнога блока 8.1, ., 8,Й управления соединен с вторыми входами первого и второго логических элементов И соответственно 11.1, , 11,Й и 14.1, ., 14.Й, четвертый вход дополнительного блока 8.18.Й управления подключен к второму входу второго логического элемента ИЛИ соответственно 12.1, .12.Й, а пятый вход дополнительного блока 8.1, , 8.Й управления соединен с вторым входом третьего логического элемента ИЛИ соответственно 13,1, , 13.Й. Первые входы дополнительных блоков 8.1,8.Й управления и ДШУ 3.1, , З.Й одновременно подключены к соответствующим 1, , Й выходам блока 16 управления, предназначенного для одновременного подключения на каждом такте четырех процессоров к блокам памяти и содержащего генератор 17, предназначенный для выработки тактовцх сигналов и выполненный на микросхемах серии К 531 (1), своим выходом соединенный с входом двоичного счетчика 18, предназначенного для выработки кода, используемого в качестве адреса ПЗУ, а выходом подключенного к входу ПЗУ 19, предназначенного для хранения кодов соответствующих порядковым номерам процессоров (1), Выходы ПЗУ 19 соединены с соответствующими 1 Й выходами блока 16 управления., Общая память состоит из однотипных Й блоков, каждый из которых имеет двухпортовое управление и одинаковый.по обьему, адресному полю и разрядности накопитель, Адресное поле каждого блока однотипно поделено на Й зан па числу подключенных процессоров, За каждым процессором закрепляется одна из зон памяти, В режиме обмена "каждый с каждым" процессоры осуществляют операцию запись в закрепленные за ними эоны, а чтение иэ любой зоны памяти, выставляя при этом лишь физический адрес ячейки зоны блока памяти, данные иэ признака записи-чтения,В обеспечение режима обмена между процессорами и блоками памяти устанавливают связь путем введения даполнительнаго адреса блока памяти, который хранят в ПЗУ 2,1, , 2.Й, и читаемые из него коды подключают к шинному входу соответствующих ДШУ 3,1, , З.Й для образования полного исполнительного адреса ячейки блокаДШУ ЗЛ все сигналы интерфейса поступают35 на первые шинные входы блоков 4. и 4,Й+ мультиплексоров для последующей переда 40 45 тельного блока 8. управления признака "За 50 10 15 20 25 30 памяти. При выполнении операции "Запись" в ячейке ПЗУ хранят два адреса двух блоков памяти, расположенных по обеим кольцевым шинам, а при операции "Чтение" - адрес одного блока памяти. Установление двухкольцевого шинного соединения всех блоков памяти и использование мультиплексоров в качестве сегментаторов кольцевога соединения позволяет осуществить одновременный доступ к блокам памяти всем процессорам и для каждого из них сократить в два раза число блоков памяти при копировании информации в процессе записи.Устройство доступа к общей памяти работает следующим образом, Каждый процессор, например 1 независимо от работы блока управления 16 при обращении к блоку памяти на шинном выходе активизирует все сигналы, присущие параллельному интерфейсу: адрес, данные, признак записи-чтения и сигналы, сопровождающие обмен, и посылает их на вход блока 2 Л двунаправленных шинных усилителей и одновременно на вход постоянного запоминающего устройства 2 Л, которое вырабатывает адрес того блока памяти, с которым заранее обусловлена связь процессора. С выхода постоянного запоминающего устройства 2. адрес блока памяти поступает на вход ДШУ 3, и подстыковывается к адресу ячейки для образования полного исполнительного адреса ячейки блока памяти. С шинного выхода чи их на выходные шины под воздействием сигналов управления, вырабатываемых дополнительным блоком 8. управления, Сигнал управления с -го выхода блока 16 управления поступает на вторые входы ДШУ ЗЛ и дополнительного блока 8 управления и служит для управления их работой, Появление на втором входе блока дополнипись" обеспечивает одновременное появление сигналов на первом и втором выходах дополнительного блока 8. управления; а появление признака "Чтение" - лишь на первом, либо втором выходах в зависимости от присутствия сигнала старшего разряда адреса блока памяти на третьем входе дополнительного блока ЯЛ управления.В режиме "Запись" происходит подключение процессора 1, с помощью блоков 4. и 4.Й+ мультиплексоров к двум кольцевым шиизм, благодаря выработанным сигналам управления на первом и втором выходах дополнительного блока 8, управления. Появление этих сигналов обусловлено присутствием на первом входе дополнительного блока 8. управления сигнала "Запись", который поступает на вторые входы первого и четвертого логических элементов соответственно 10. и 15, ИЛИ, откуда на первые входы логических элементов соответственно 11. и 14, И, Наличие сигнала с выходаблока 16 управления на первом входе блока 8., откуда он поступает на вторые входы логических элементов 1. и 14. И одновременно с сигналом "Запись" на первых входах этих же элементов 11. и 14. И, обеспечивает появление сигналов на выходе этих элементов и на первых входах логических элементов соответственно 12, и 13, ИЛИ, откуда они поступают соответственно на первый и второй выходы блока 8 Сигналы управления с первого и второго выходов блока 8, соответственно поступают на вход управления блоков 4, и 4,Й+ мультиплексоров, производят одновременное подключение входных шин к выходным для передачи информации по обеим кольцевым шинам, С выхода блока 4. мультиплексоров на первом кольце информация поступает на вторые шинные входы блока 4,+1 мультиплексоров и одновременно на шинные входы ДШУ 3.2 К1 и блока 5,+1 сравнения, при этом одновременно сигнал признака "Запись" также поступает на первый вход ДШУ 3,2 К1 для управления потоком данных и на вход логического элемента 6.+1 ИЛИ, Информация с выхода блока 4,И+1 мультиплексоров на втором кольце поступает на вторые шинные входы блока 4,М+-1 мультиплексоров и одновременно на шинные входы ДШУ 3,М1 и блока 5,И1 сравнения, при этом одновременно сигнал признака "Запись" также поступает на первый вход ДШУ 3.2 М1 для управления потоком данных и на вход логического элемента 6,+1 ИЛИ, Сигналы с выхода логических элементов б,+1 и б,й+-1 ИЛИ поступают на управляющие вторые входы ДШУ 3.2 К1 и З,й+-1 и вызывают передачу информации с шинного выхода ДШУ 3.21 на второй шинный вход блока 7,И+ памяти, а с шинного выхода ДШУ 3 Я+-1 па первый шинный вход блока 7.Кпамяти, Таким образом, устанавливается связь между процессором 2и блоками 7,-1 и 7,+1 памяти в режиме записи,В блоках 5,+1 и 5,К+-1 сравнения происходит сравнение адреса блока памяти с порядковым номером для выработки сигнала на выходе этих блоков. В случае несравнения на выходе блоков 5,+1 и 5 М+сравнения вырабатываются сигналы, которые поступают на соответствующие четверВ 5 10 15 20 25 30 35 40 45 50 тый и пятый входы дополнительного блока 8. управления, оттуда проходят на соответствующие вторые входы второго и третьего логических элементов 12.+1 и 13. - 1 ИЛИ, а затем поступают на управляющие входы блоков 4.+1 и 4,К+-1 мультиплексоров, Эти сигналы обеспечивают прохождение информации на шинные выходы соответствующих мультиплексоров для продвикения по кольцу; Продвижение информации продолжается до тех пор, пока не произойдетсравнение кодов адреса блоков памяти с порядковыми номерами в блоках 5 сравнения. В результате сравнения происходит появление на выходе блоков 5 сравнения сигналов противоположного знака, что вызывает прекращение продвижения информации в обоих направлениях и переключение первого шинного входа на выход соответствующих мультиплексоров.В процессе продвижения информации по обоим направлениям происходит запись во все блоки памяти одной и той же информаци 1, т.е, выполняется операция копирования,Операцию "Чтение" система выполняет аналогично операции "Запись". Отличие состоит в том, что выборка информации происходи из одноо блошка памяти, который подключается к процессору под действием дополнительного блока 8, управления.Сигнал старшего разряда кода адреса блока памяти поступает на третий вход дополнительного блока 8, управления, откуда на первый вход логического элемента 15, ИЛИ и на вход логического элемента 9. НЕ, выходом соединенного с входом логического элемента 10. ИЛИ, В зависимости от состояния старшего разряда кода адреса блока памяти происходит появление сигнала на выходе логического элемента 11ИЛИ либо на выходе логического элемента 15. ИЛИ, которые выходами соединены с первыми входами соответствующих логических элементов 11, и 14, И. При наличии разрешающего сигнала на вторых входах этих элементов происходит выработка сигналов на выходе одного из соответствующих логических элементов 11. или 14, И, выходами соединенных с певыми входами логических элементов 12. и 13. ИЛИ, которые выходами связаны соответственно с первым и вторым выходами дополнительного блока 8. управления, что вызывает подключение вторых шинных входов к выходным шинам соответствующего блока 4, либо 4 Я+1 мультиплексоров. Далее информация продвигается по кольцу аналогично при выполнении операции "Запись"; достигает того блока 5 сравнения, в котором происходитсравнение кода адреса блока памяти с егопорядковым номером, открывает соответствующие ДШУ и подключает соответствующий процессор 1,1 по входу соответствующего блока 7 памяти для чтения данных.Блок 16 управления на каждом такте вырабатывает сигналы управления для одновременного доступа к блокам 7 памяти четырем процессорам 1 с соответствующими номерами К, К+М, К+2 М, К+ЗМ М вычисляется из наличия й подключенных процессоров М = М/4, К =- 1 - М), В течение отведенного такта времени каждый из четырех процессоров с номерами К, К+М; К+2 М, К+ЗМ йроизводит запись-чтение из соответствующих блоков памяти, которые заранее закреплены за каждым из них, Изменяя с каждым тактом порядковый номер К от 1 до М, блок 16 управления обеспечивает за М тактов доступ к блокам 7 памяти М процессорам. Интервал времени, равный М тактов, совмещают с минимальным временем обращения каждого процессора к общей памяти, что позволяет осуществить доступ к общей памяти й процессорам на данном интервале времени,Устройство устраняет последовательный процесс копирования данных в связанное с ним ограничение при использовании прототипа в системах реального времени, заменяя его одновременным копированием данных в блоки памяти при записи данных всеми процессорами, В предлагаемой системе расширение технологических возможностей достигается за счет одновременного доступа к памяти всех процессоров в режиме записи-чтения и одновременного выполнения операции копирования и операцией запись.Формула изобретения Устройство доступа к общей памяти, содержащее первую группу мультиплексоров и блок синхронизации, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия путем обеспечения параллельного доступа к блокам памяти, в него введены три группы двунаправленных коммутаторов, две группы блоков сравнения, две группы элементов ИЛИ, группа блоков управления коммутацией и вторая группа мультиплексоров, причем 1-й выход блока синхронизации (1 = 1 Й, где й - количество блоков памяти), соединен с первым входом 1-го блока управления коммутацией группы и управгяющим входом 1-го двунаправленного коммутатора первой группы, входы переключения направления 1-го блока управления коммутацией группы и 1-го двунаправленного коммутатора первой группы подключены к 1-мупервого по третий информационные входы первого двунаправленного коммутатора 45 второй группы подключены к первому по 50 55 5 10 15 20 25 30 35 40 входу записи-чгения устройства, 1-е входы записи-чтения, адреса. об 1 еще-.сия к памяти усгройства и информационный вход-выход устройства соединены соответственно с информационными входами с первого по третий. вход-выход 1-го двунаправленного комл 1 утатора первой группы, и с первого по третий выходы подключены к информационным входам с первого по третий и информационным. входам-выходам 1-х мультиплексоров первой и второй групп, причем третий вход 1-го блока управления коммутацией группы соединен с выходом 1-го двунаправленного коммутатора первой группы, четвертый вход 1-го блока управления коммутацией группы подключен к выходу 1"го блока сравнения первой группы, пятый вход 1-го блока управления коммутацией соединен с выходом 1-го блока сравнения второй группы, первый и второй выходы 1-го блока управления коммутацией группы подключены к управляющим входам 1-ых мультиплексоров первой и второй групп, выходы 1-х блоков сравнения первой и второй групп элементов ИЛИ, первые входы 1-х блоков сравнения подключены к выходу 1-го мультиплексора, причем первый вход 1-го блока сравнения первой группы соединен с выходом ( - 1)-го мультиплексора первой группы, первый вход 1-го блока сравнения второй группы подключен к выходу (1+1)-го мультиплексора второй группы, первый вход первого блока сравнения первой группы соединен с выходом 1-го блока сравнения второй группы и подключен к выходу первого мультиплексора второй группы, информационные входы с первого по третий 1-х двунаправленных. коммутаторов второй и третьей групп подключены соответственно к выходам с первого по третий и информационным входам-выходам (1-1)-х и 1+Ц-х мультиплексоров первой и второй групп,с третий выходам 1-го мультиплексора первой группы. информационные входы с первого по третий 1-го двунаправленного коммутатора третьей группы соединены с выходами с первого по третий первого мультиплексора второй группы, выходы с первого по третий и информационные входы-выходы 1-х двунаправленных коммутаторов второй и третьей групп подключены соответственно к 1-м выходам записи-чтения, адреснылю выходам, выходу обращения к памяти и соответственно к 1-м информационным входам-выходам устройства, причем вторые входы 1-х элементов ИЛИ из первой и второй групп соединены с первыми выходами соот1836686 ль Г. СмирноваМ. Моргентал Корректор М. Самборс Соста Техре Редакт Заказ 3021 ВНИИПИ Государ Тираж Подписноенного комитета по изобретениям и открытиям при ГКНТ СС 3035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 10 ветствующих (1-1)-х и (+1)-х мультиплексоров соответственно первой и второй групп, второй вход первого элемента ИЛИ первой группы подключен к выходу Й-го мультиплексора первой группы, второй вход й-го , элемента ИЛИ из второй группы элементов ИЛИ соединен с выходом первого мультиплексора второй группы, выходы 1-х элементов ИЛИ первой и второй групп подключены к управляющим входам соответствующих 1-х двунаправленных коммутаторов соответственно второй и третьей групп, входы переключения направления которых соединены соответственно с первыми выходами соответствующих (1-1)-х и (1+1)-х мультиплексо ров первой и второй групп, вход первого двунаправленного коммутатора второй группы подключен к выходу Й-го мультиплексора первой группы, вход й-го двунаправленного коммутатора третьей группы двунаправленных коммутаторов соединены с выходом первого мультиплексора второй 5 группы, вторые входы с первого по третийй-х мультиплексоров первой и второй групп подключены к выходам с первого по третий соответственно (1-1)-го и (+1)-го мультиплексоров первой и второй групп, вторые 10 входы первого мультиплексора первой группы соединены с выходами й-го мультиплексора первой группы, вторые входы М-го мультиплексора второй группы подключены к соответствующим выходам первого муль типлексора второй группы мультиплексо.ров, вторые входы блоков сравнения первой и второй групп подключены к входам задания настроечных кодов устройства.