Процессор обработки изображений

(19) (И ЗОБРЕТЕДЕТЕЛЬСТВУ ПИСАНИАВТОРСКОМ ния является расширение функциональ-, ных возможностей за счет обеспечения параллельногообмена данными между блокбм памяти иэображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритмов, и за счет выполнения в каждом процессорном элементе арифметических операций по модулям 2 " -1, 2 -1, 2 -1, 2 -1.11 И а 19 В процессоре осуществляется параллельный обмен данными между четырьмя процессорными элементами и блоком памяти изображений, между самими процессорными элементами благодаря введению блока обмена, функционального запоминающего устройства, причем процессор обработки изображений работает под управлением ЭВМ. Устройство предназначено для работы с системой "Спектр-ДК". 2 з.п,ф-лы, 3 ИЗОБРАЖЕНИЙ ся к автома нформационн может быть цифровой об ью изобрете ОБРАБ(54) ПРОЦЕС (57) Изобре тике, вычис измерительн использован работки изо ение относ ительной и й технике и в система ажений, Ц процессорноких операции21 -1 2УНа фиг.схема процеиий; на фигпроцессорноструктурнаяПроцесса(фиг. 1) соный элементсорный элемцессорный этый процесс зобретени е, вычислите змерительной использовано в работки изобраЦель изобре функциональных обеспечения паданными между и процессорным самими процес увеличивает э е нии для широк и обеспечения ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРИТИЯМРИ П 1 НТ СССР(21) 4450480/24-24(56) Вариченко Л,В., Лабунец В,ГРаков М,А. Абстрактные алгебраические системы и цифровая обработка сигналов. - Киев: Наукова думка, 1986.Патент ЕПВ 9 0118053,кл. С 06 Р 15/20, 1984,Патент ЕПВ У 0150060,кл. С 06 Р 15/66, 1985. относится к автомати ьной и информационно- технике и может быть системах цифровой об жений. тения - расширениевозможностей за счет раллельного обмена памятью изображенийи элементами, между орными элементами, что ффективность вычислего класса алгоритмов, выполнения в каждом м элементе арифметичесЪ по модулям 2 ц - 1, 2 -11 изображена структурная ссора обработки изображе 2 - структурная схема го элемента; на фиг. 3 - схема блока ах +Ь.р обработки изображений держит первый процессор- (ПЭ 1) 1, второй процеснт (ПЭ 2)2, третий пролемент (ПЭ 3) 3, четверорный элемент (ПЭ 4) 4, 3 15329496блок 5 коммутации, блок 6 обмена,блок 7 памяти изображений, Функциональное запоминающее 8 устройство,блок 9 управления, группу входов 10данных, группу входов 11 адреса,группу входов 12 управления и группувыходов 13 данных. Процессорный элемент содержит блок 14 вычисленияах + Ь, первый элемент И 15, второйэлемент И 16, входной 17 регистр, выходной 18 регистр, буФерный 19 блок,арифметико-логическое устройство0, группу входов 21 управления,вход 22 маскирования, первую группуходов 23 данных, группу выходов 24словий, группу выходов 25 данных иВторую группу входов 26 данных, Блоках + Ь содержит группу 27 элементовИ, блок 28 умножения, группу 29 элементов НЕ, коммутатор 30, элементИ-ИЛИ 31, вторую группу 32 элементовИ, ариФметико-логический 33 блок,элемент ИЛИ 34, элемент И 35, регистр 36, группу входов 37 данных,вход 38 маскирования, группу входов39 управления и группу выходов 40данных. Процессор обработки иэображений работает следующим образом.От интерФейса (И) (Фиг, 1) по группе входов 10 данных под управ,лением группы входов 11 адреса и группы входов 12 управления в память программ блока 9 заносится из управляющей ЭВМ программа работы процессора обработки иэображений. Далее передачей числа по интерФейсу Ив блок 9 производится запуск программы. Программа состоит из 128-битовых микрокоманд, поля которых управляют работой ПЭ 1 - 4 (все четыре процессорных элемента управляются одними и теми же полями) блока 6 обмена, блока 7 памяти изображений, устройством 8,Регистр маски, находящийся в блоке 9, задает возможные варианты работы процессора обработки изображений. В зависимости от значения пятого бита регистра маски возможны два режима работы. Если значение пятого бита равно нулю, то могут работать все четыре процессорных элемента каж дый со своей частью блока памяти 7 изображений или устройства 8, При этом можно замаскировать (запретить по записи данных) работу любых из четырех ПЭ и соответствунзщих частейблока 7 памяти иэображений. Работачастей устройства 8 не маскируется,Маскирование задается значениями первых четырех бит (биты А, В, С, Р) регистра маски. Когда -й, 1. = 1,2,3,4, бит маскирования равен единице,то работа соответствующего 1-го ПЭи части памяти изображений разрешена, в противном случае равенства бита нулю работа маскируется. В данном режиме работы на втором, третьеми четвертом входах-выходах данныхблока 5 коммутации - третье состояние. В зависимости от сигналов управления блока 9 управления блок 5коммутации пропускает данные отпервого процессорного 1 элемента кпервой части блока 7 памяти изображений или в обратном направлении.В зависимости от первых четырех битрегистра маски может маскироватьсятакже запись из процессорного эле мента в блок обмена.Если значение пятого бита регистра маски равно единице, то работаеттолько ПЗ 1 и все четыре части блокапамяти изображений. Работа устройства 8 в этом режиме запрещается. Запись во второй, третий и четвертыйПЗ в этом режиме постоянно маскируется. Запись данных в блок 6 обменапроизводится только из первого процессорного элемента 1, т,е. блок 6обмена используется в этом режимекак дополнительный регистр, В случаечтения из памяти изображений в зависимости от значения младших двухбит адреса чтения блок 5 коммутации 40пропускает на ПЗ 1 данные от соответствующей части памяти изображений.В случае записи в блок памяти 7изображений блок 5 коммутации передает данные от ПЭ 1 на все четыречасти памяти изображений. Однако взависимости от значения младших двухбит адреса записи запись происходиттолько в одну часть. Запись в остальные части маскируется. Таким образом,в данном режиме работы первый ПЭ работает со всеми четырьмя частямипамяти изображений.Первый ПЭ передает на блок 9 управления биты условий, которые влияют на последовательность выполнения микрокоманд в программе.В блоке управления содержатся ре-гистры, которые задают. адресацию для51 эблока 7 памяти иэображений или устройтсва 8, команду на устройство 8,модуль, по которому производятсявычисления во всех четырех ПЭ, маскирование работы ПЭ и частей памяти.Эти регистры получают данные от первого ПЭ. Первый ПЭ может получатьданные от регистров, задающих адресацию точки в пределах страницы.Группа выходов 13 данных может использоваться для передачи данных отпроцессора обработки изображений во.внешние устройства.В режиме работы четырех ПЭ возможно параллельное считывание четырех точек изображения из блока,7 памяти изображений, их обработка с помощью ПЭ 1 - 4. Промежуточные результаты могут записываться в устройство8, а также для этого может использоваться блок 7 памяти изображений.Функциональное запоминающее 8 устройство позволяет параллельное считывание не только по строкам, но и.параллельно четырех точек по столбцам. Врезультате возможна эффективная раздельная обработка изображений (сначала по строкам, потом по столбцам),которая характерна для многих алгоритмов, Наличие в ПЭ двух нидов арифметики (обычная арифметика, арифметика конечных колец вычетов по мои 1 Ьдулям М = 2 -1 М= 2 -1; М=17 шф з2 -1; М, = 2 -1) позволяет реализацию как обычных алгоритмов цифровой обработки изображений, так иалгоритмов над конечными кольцами,что в ряде случаев дает выигрыш ввычислительных затратах,Первый 1, второй 2, третий 3 ичетвертый 4 ПЭ работают следующимобразом.На вход 22 1-го ПЭ (1 = 1, 2, 3,4) поступает соответствующий бит(А, В, С или О) маскирования. Еслизначение этого бита равно нулю, тозапрещается запись данных в регистры арифметико-логического 20 устройства, блока 14 ах + Ь входной 17и выходной 18 регистры, В случае равенства бита единице запись данныхразрешена, т.е. работа ПЭ не маскируется.После начала такта работы процессора обработки изображений с пятогоуправляющего выхода блока управления на группу входов 21 управленияПЗ поступают биты микрокоманды. Эти 32949обиты задают действия, выполняемыеблоком 14 ах + Ь, входным 17 и ныходным 18 регистрами, буферным 19блоком и устройством 20, Биты микрокоманды задают также выбор операнда (источника данных) по первомуи второму входам данных устройства20 и выбор приемника данных, кудазаносится результат с группы выходов 25 данных,На первый вход данных устройства20 поступает операнд с выхода входного 17 регистра или с первого выхода данных буферного 19 блока. Навторой вход данных устройства 20 поступает операнд с второго выходаданных буферного 19 блока или с группы входа 26, куда они поступают с О блока 6 обмена. Для первого ПЭ операнд на второй вход данных может поступать также с выхода данных блокауправления, Буферный 19 блок получает данные от блока 14 ах +Ь или от 5 блока 9 через группу входов 21 управления.Арифметико-логическое устройствовыполняет над двумя операндами действие, задаваемое соответствующимибитами на группе входов 21 управления. Результат действия заноситсяво внутренние регистры устройства20 в выходной 18 регистр, в блок 14ах + Ь или в блок 6 обмена. Для перного ПЭ результат действия арифметико-логического устройства может заноситься от группы выходов 25 данных в блок управления. Этот же ПЭвыдает биты условий на группу выхо дов 24 для блока 9 управления.Арифметико-логическое устройствои блок ах + Ь не выполняют действийв случаях обмена ПЭ данными с блоком памяти изображений или устройством 8. Обмен прроисходит через группу входов 23 данных, При чтении изпамяти на первом входе элемента И 15выставляется единица и данные напервой группе входов 23 данных заносятся во входной 17 регистрНа входах Е регистров 17 и 18.в этом случае нули и их .выходы находятся втретьем состоянии. На втором входеэлемента И 16 нулевые значения, т.е.55запись данных в регистр 18 не происходит. В регистре 17 8-разрядные данные от группы входов 23 дополняютсясо стороны старших разрядов до 20 разрядных.При записи в память на входе Е егистра 17 и на первом входе элеента И 15 - нулевые значения, т.е. о входной регистр не заносятся данные и на его выходе третье состояние. 1 а входе Е регистра 18 имеется единиа, а на втором входе элемента И 16 -оль. Это означает, что запись в регистр 18 не происходит, а данные с 10 го выхода поступают на группу вхоон 23 (на память),Блок ах + Ь работает следующим браэом.На группу входов 37 данных (фиг.3) 0-разрядные данные поступают с ныода арифметико-логического устройтва. При условии наличия единичноо уровня на первом или втором вхое группы входов 39 управления (39 20 ли 39 ) 8 младших разрядон заносятся н регистр операнда Х (операнда У) блока 28 умножения. При записи опе-анда Х дальнейшие действия в блоке ах +Ь в данном такте работы процессо ра не производятся.При записи операнда У производится его умножение на ранее записанный операнд Х в блоке 28 умножения. Получаемое 16-разрядное произведение 30 дополняется н старших разрядах нулевыми значениями. Вход 391 эадает - является ли умножение умножением чисел со знаком или без знака.Получаемое таким образом в блоке ,умножения 20-разрядное слово посту,пает на вход коммутатора 30. На этот ,же коммутатор поступают 20-битовыеданные с входа 37 блока ах + Ь. Вход 39, определяет какое из этих 40 двух чисел подается на вход нторого слагаемого арифметико-логического 33 блока. На вход первого слагаемого этого блока поступает число с выхода. У 1 регистра 36, записанное в него в одном из предыдущих тактов работы процессора.Входы 39 з и 39, задают действие, выполняемое арифметико-логическим 33 блоком, При равенстве входа 39 нулю блок 33 пропускает на ныэ ход число с входа В второго слагаемого. В этом случае блок ах + Ь производит только умножение двух чисел без сложения.55Когда вход 39 з равен единице, н зависимости от значения входа 390 производится сложение39 н,1 равен 1 ) или вычитание 39,Д равен 0). В первом случае блок выполняет действие Ь + ах, а но втором действиеЬ - ах.Входы 394, 39, 39 , 39. задаютмодуль, по которому выполняется сложение в блоке 33, Если все эти битыравны нулю, то выполняются обычноесложение, так как на вход С переноса схемы 33 поступает ноль с выходаэлемента 31 и группа 32 элементов И,получающая биты с выхода суммы блока33, пропускает их без изменений.Если один из входов 39, 39,39 , 39 равен единице, а три другие7равны нулю, то производится сложение(1по соответствующему модулю 2 -1,2 -1, 2 -1 или 2 -1. Например,О 17 19при 39=1, 39 =39 ь=39 =0 производится сложение по модулю, равному 2 -1.При этом предполагается, что на входы арифметико-логического 33 блокапоступают слагаемые, не превышающиевеличины выбранного модуля, т.е. вданном случае только первые одиннадцать разрядов их могут быть отличныот нуля (это фактически имеет местопри обработке иэображений в кольцепо модулю 2" -1). При сложении такихчисел может получиться 12-разрядноечисло, причем 12-й разряд имеет вес,равный единице по модулю 2 -1. Поиэтому 12-й разряд необходимо прибавить к первому разряду полученнойсуммы. Для этого используется элемент И-ИЛИ 31. Вход 39 равный еди"нице пропускает на выход элемента 31значение 12-го бита и оно поступаетна вход переноса с блока 33. Полученная после прибавления переноса суммапердается на вход 0 регистра 36. Приэтом первый элемент группы элементов32 И устанавливает в ноль значение12-го разряда. Сложение по другиммодулям производится аналогично сучастием соответственно 14-го, 18-гои 20-го разрядов вместо 12-го разряда,Полученный результат заносится врегистр 36 по тактовому импульсу навходе 39, при условии, что 38 и 39единица.Выдача данных на вход У регистра36 с третьим состоянием происходитпри наличии высокого уровня сигналана входах 39 или 39,Вход 38 при равенстве его нулюмаскирует запись данных в регистрыоперандов Х, У блока 28 умножения иврегистр 35.1. Процессор обработки изображений, содержащий четыре процессорных элемента, память изображений и блокуправления, причем входы внешних данных, адреса и управления блока управления являются соответственно входами внешних данных, адреса и управления устройства, первый управляющий выход блока управления соединен с первым входом управления памяти изображений, второй управляющий выход блока управления соединен с входамиуправления всех четырех процессорныхэлементов, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет обеспечения параллельного обмена данными между памятью изображений и процессорными элементами, между самими процессорными элементами, что увеличивает эффективность вычислений для широкого класса алгоритомов, и обеспечения выполнения в каждом процессорном элементе арифметических операций по модулям 2 -1, 2 -1, 2 -1,13 17 2 -1, введены в блок коммутации,49блок обмена и функциональное запоминающее устройство, причем третий управляющий выход блока управления соединен с входом задания функциифункционального запоминающего устройства, первый управляющий выход блока управления соединен с входом управления функционального запоминающего устройства, четвертый управляющий выход блока управления соединен с входом маскирования блока памяти иэображений, пятый управляющий выход блока управления соединен с входом управления блока коммутации, первый, второй, третий и четвертый выходы маскирования блока управления соединены с входами маскирования соответственно первого, второго, третьего и четвертого процессорных элементов и с соответствующими входами маскирования блока обмена, выход данных блока управления соединен с первым входом данных первого процессорного элемента и первым выходом данных блока обмена, вход условия блока управления соединен с выходом условия первого процессорного элемента, вход данных блока управления соединен с выходом данных первого процессорного элемента и первым входом данных32949 10 5 10 15 20 25 30 35 40 45 50 55 блока обмена, второй вход данных первого процессорного элемента соединен с первым входом-выходом данных блока коммутации, первые входы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами-выходами блока коммутации, а также с соответствующими вторым, третьим и четвертым входами-выходами блока памяти изображений и с соответствующимй вторым, третьим и четверым входами-выходами функционального запоминающего устройства, пятый вход"выход блока коммутации соединен с первым входом-вы-ходом памяти изображений и с первым входом-выходом функционального запоминающего устройства, выходы данных второго, третьего и четвертого процессорных элементов соединены соответственно с вторым, третьим и четвертым входами данных блока обмена, второй, третий и четвертый выходы данных которого соединены с вторыми входами данных соответственновторого, третьего и четвертого процессорных элементов, шестой управляющий выход блока управления соединен с входом управления блока обмена, пятый выход данных которого является выходом данных устройства.2, Процессор по п.1, о т л и ч аю щ и й с я тем, что процессорный элемент содержит блок вычисления ах + Ь , первый и второй элементы И, входной и выходной регистры, буферный блок и арифметикб-логическое устройство, причем группа входов управления процессорного элемента соединена с входами управления блока вычисления ах +Ь, буферного блока, арифметико-логического устройства, входами: разрешения входного и выходного регистров, первым входом первого элемента И и вторым входом второго элемента И, вход маскирования соединен с входами маскирования блока вычисления ах +Ь, арифметикологического устройства,.вторым входом первого элемента И и первым входом второго элемента И, первая группа входов данных процессорного элемента соединена с входом данных входного регистра и с выходом данных выходного регистра, вторая группа вхо-, дов данных процессорного элемента , соединена с вторым выходом данныхбуферного блока и с вторым входом ческого блока, одиннадцатыи и двенадд аных арифметико-логического уст- цатый разряды - соответственно с перроства выход данных которого сое- вым и вторым входом элемента ИЛИ,Удинен с входами данных выходного ре- тринадцатый разряд - с первым входом гистра группа входов данных блока5трехвходового элемента И, вход мИ масФвычисления ах +Ь и является грУппой кирования соединен с первым входом вь одов данных процессорного элемен- второго и вторым входом первого т , выход данных блока вычисленияэлементов первой группы элементов а + Ь соединен с входом данных бу И и с вторым входом трехвходового ф рного блока, выход второго элемен- элемента И, выходы первого и второт И соединен с тактовым входом вы- го элементов первой группы элементов х диого регистра, выход первого эле- И соединены соответственно с первым м нта И соединен с тактовым входом и вторым тактовыми входами блока умв одного регистра, выход данных ко ножения, выход данных которого соетрого соединен с первым выходом динен с вторым входом коммутатора,д нных буферного блока и первым вхо- выход которого соединен с вторым д м данных арифметико-логического входом данных арифметико-логического у тройства, выход условия которого блока, первык вход данных которого я ляется выходом условия процессор соединен с первым выходом данных нЬго элемента, регистра, выход элемента И-ИЛИ сое динен с входом переноса арифметико 3. Процессор по пп. 1 и 2, о т - логической схемы с первого по одинл,и ч а ю щ и й с я тем, что блок надцатый, а также тринадцатый, шеств 1.числения ах + Ь процессоРного эле 25 надцатый, семнадцатый и девятнадцаМента содержит первую группу элемен- тый разряды вЫхода которого соединетов И, блок умножения, группу элемен- ны с соответствующими разрядами вхоов НЕ, коммутатор, элемент И-ИЛИ да данных регистра двенадцатый разторую группу элементов И, арифметико- ряд - с первым входом элемента И-ИЛИогический блок, элемент ИЛИ, элемент 30 и с первым входом первого элементарегистр, причем группа входов дан- второй группы элементов И, четырнадых блока вычисления ах +Ь соединена цатый разряд - с третьим входом эле"входами первого и второго сомножи- мента И-ИЛИ и с первым входом второеля блока умножения и с первым вхо- го блока элемента второй группы элефом коммутатора, первый разряд груп- ментов И, восемнадцатый разряд - с 1 ы входов управления блока вычисле 35пятым входом элемента И-ИЛИ и с церния ах +Ь соединен с первым входом вым входом третьего элемента второй первого элемента первой группы эле- группы элементов И, двадцатый разрядентов И, второй разряд - с вторым с седьмым входом элемента И-ИЛИ и с ходом второго элемента И этой же первым входом четвертого элемента40группы и с третьим входом трехвходо- второй группы элементов И, выходы вого элемента И, третий разряд - с первого второго, третьего и четвер- входом задания режима блока умноже- того элементов НЕ соединены с вторыНия, четвертый разряд - с вторым вхо ми входами соответствующих элементов дом элемента И-ИЛИ и с входом пеРво второй группы элементов И, выход45го элемента группы элементов НЕ. первого элемента второй группы элеПятый разряд - с четвертым входом эле- ментов И соединен с двенадцатым разМента И-цЛИ и с входом второго эле рядом входа данных регистра, выход мента группы элементов НЕ, шестой Раз второго элемента - с четырнадцатым ряд - с шестым входом элемента И-ИЛИ разрядом, выход третьего элемента . - и с входом третьего элемента группь с восемнадцатым разрядом, выход чет 50элементов НЕ, седьмой разряд - с вось вертого элемента - с двадцатым размым входом элемента И-ИЛИ и с вхо- рядом, выходы элемента ИЛИ и элемендом четвертого элемента группы элемен" та И соединены соответственно с вхотов НЕ, восьмой разряд-с входомвыбора дом разрешения и тактовым входом коммутатора, девятый и десятый разрядь 1 -55 регистра, второй выход данньх которо- соответственно с первым и вторым вхо- го является группой выходов данных дами задания действия арифметико-лог- блока вычисления ах+Ь1532949 Составитель Е.Чепинр М.Недолуженко Техред Л.0 лийнык Корректор Э.Лончаков е Заказ 8102/55 Тираж б 68 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытия113035, Москва, Ж, Раушская наб., д, 4/5 КНТ СССР Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина,