Оперативное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) ЗО ЕНИ ЕЛЬСТВУ Ю ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Рязанский радиотехнический институт (72) В.Л,Волковыский и Ю.М,Субботкин (53) 681.327.6 (088.8)(56) Майоров С.АНовиков Г,И. Принципы органиэации цифровых машин, - Л,: Машиностроение, 1974, с. 380-381.Дроздов Е.А., Комарницкий В.А., Пятибратов А.П. Электронные вычислительные машины единой системы. - М.: Машиностроение, 1981, с.190-193, рис. 5,6.(57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих вычислительных системах, Цель изобретения - повышение быстродействия устройства. Оперативное запоминающее устройство содержит первый 1 и второй 2 блоки памяти, коммутатор 3 входных и коммутатор 4 выходныхданных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управления, адресные входы 9 и 10, входы 11 и 12 блока управления, входы задания режима 13-17, информационые входы 20 и 21 и информационные выходы 22 и 23. 1 э.п.ф-лы, 2 ил., 2 табл.10 50 Изобретение относится к Вычислительной технике и может быть использовано в быстродействующих вичислительных системах,Цель изобретения - повышение бь:стродействия устройства,На фиг, 1 приведена схема оперативного запоминающего устройства; на фиг, 2 - схема блока управления.устройство содер перый 1 и вторОЙ 2 блоки памяти, коммутатор 3 входных данных, коммутатор 4 выходных данных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управления, первые 9 и вторые 10 адресные Входы, Входы 11 и 12 блока управления, первый 13 и второй 14 входи признака Обращения по адресам, первый 15 и второй 16 Входы признака режима работы по адресамвход 17 очередности обращения, информациоккые входи 18 и 19 коммутатора адресов., информационные входы 20 и 21 первой и второй групп, информационные выходы 22 и 23 первой и второй групп, Выходы 24-29 блока управления, регистр 30, триггеры,31-33, первую логическую схему 34, элемент ИДИНЕ 35 вторуо логическуЮ Схему Збвходы 37-41 первой логической схемы, входы 42 и 43 элемента ИЛИ+1 Е 35,В табл. 1 описывается работа логической схемы 34 (первые семь столбцов соответствуют входным, а остальные выходным сигналам схемы). Выходные сигналы Чт 1, Чт 2, Зп 1, Зп 2 соотвтетствую- вь 1- ходам 27, 29, 26, 28, а сигналы К 1-К 1 - четырехразрядному выходу 25, Выходные сигналы Т 1, Т 2, О, а 1, з 2, р 1, р 2 соответствуют входам 13, 14, 17, 11, 12, 15, 16. Символом Х в табл, 1 обозначено безразличное значение Входного сигнала.Содержательный смысл ВКОДОВ и Выхбдов схемы: Т 1,. Т 2 - признаки обращений (требования на Обслуживание) по адресам А 1. А 2 соответственно: О - указатель очередности обслуживания адресов; З 1, з 2 - младшие биты первого и второго адресов; р 1, р 2 - режимы обращения по первому и второму адресам соответственно; Чт 1, Чт 2, Зп 1, Зп 2 - сигналы чтения блокапамяти 1, чтения 2, записи в блок 1, записи в блок 2; К 1, К 2 - код управления подключением адреса А 1, записанного в регистре 5, к блокам памяти; КЗ, К 4 - код управления подключением адреса А 2, записанного В регистре 6, к блокам памяти.Подключение выполняется с помощью коммутатора 7 адресов в соответствии с табл. 2.Схема 36 описывается логическими вы- ражениями Сбр 1 =. К 1 ч К 2Сбр 2 КЗУ К 4,где К 1, К 2, КЗ, К 4 соответствуют выходу 25 схемы 34, Сбр 1, Сбр 2 соответствуют двухразрядному Выходу схемы 36 и подключены к Входам сброса триггеров 31 и 32 соответственно.Устройство работает следующим обра зом.В исходном состоянии триггеры 31 и 32 сброшены и ка Выходе схемы 34 единичный сигнал. В первом также Выполняются следующие действия:запись адресов А 1, А 2 или одного из них с адресных шик В регистры 5 и б."запись приэкзкОВ Ооращения Т, Г 2 в триггеры 31. 32 блока 8;запись кода очередко" ти О В триггер 33, ,;,пи этом код О окачает что В пеовую Очередь Обслуживается первый адрес, код 1 - -.то первым Обрабзтивается Второй адрес;запись кодов режимов р 1, р 2 в регистр 30; при атом кодом О задается режим чтекия, кодом 1 - режим записи,Во втором такте. логическая схема 34 блока 8 Вырабатывает сигналы, упрзвляошие раызтой блоков 1 и 2 памяти и коммутаторов 3, 4 и 7 в соответствии с табл. 1. Йо этим сигкзлзм ка адресные входы блоков 1 и 2 подаются адреса иэ регистров 5 и 6, причем лОбои иэ этих адресов может быть подключен к л.обому блоку памяти, Возможен также случай использования только одкого из этих адресОВ. В режиме записи на информационные Входь блоков , и 2 через коммутатор 3 пасзупают коды с Входных шик данных и происходит запись в эти ОлоКИ ИЛИ В ОДИК ИЗ КИХ,В режиме чтения Выполняется чтение одного или Обоих блоков памяти и коди с ихВыхОДОВ поступают через коммутвто навыходные чзики дакчых. Возможно выполнение чтения В Одном и одновременно записи В Другом блоке памяти. Кодовая комбинация с выхода 25 логической схемы 34 блока 8 поступает на Входы схемы 36, на выходе которой формируются сигкачы сброса триггеров 31 и 32. Если оба триггеры сброшены, схема 35 вырабатывает сиГкзл разрешения записи В реГистры 5 и 6 адресоз, и регистр и другие триггеры блока управле.-ия, Если один иэ триггеров 31 или 32 ке сброшен, Выполняется обращЕние по адресу, оставшемуся необработанным, как описано выше, после чего разрешается за. пись новых адресов и управляющей информации,Дальнейшая работа происходит акзлоГичкь)м Образом.П р и м е р 1, Выполняется чтение по адресу А 1. Младший бит адреса а, оэвен нулю строка б, табл. 1).Адрес А 1 записывается в регистр 5, В триггер 31 записцвается 1, в регистр ЗО - код 00, в триггер 33 - код О. На выходе 25 схемы 34 появляется комбинация 0100, на выходе 27 - сигнал чтения блока 1. Коммутатор 7 подключает выход регистра 5 к адресному входу блока 1, выполняется чтение по этому адресу. Выход блока 1 через коммутатор 4 подключается к первой выходной шине 22 данных. Схема Зб вырабатывает сигнал сброса триггера 31, после чего элемент 35 вырабатывает си, нал разрешения записи адресов и управляю.цей информации.П р и и е р 2. Выполняется чтение по адресу А 1 и запись по адресу А 2, Младшие биты адресов а 1= 1 а 2 = 0 (строка 171. Адаеса А 1 и А 2 записываются в регистры 5 и б, В триггеры 31 и 32 записываются единицы, в регистр 30 - код 01, в триггер 33 - код О. 11 э выходе 25 схемы 34 появляется комбинация 1001, в соответствии с которой выход регистра 5 подключается к адресному входу блока 2, а выход регистра б - к адресному входу блока 1. На выходах 26 и . 9 схемы 34 появляются сигналы записи блока 1 и чтения блока 2. К информационному входу блока 1 подключается через коммутатор 3 вторая входная шина данных, э к вь 1 ходу блока 2 - первая выходная шина данных через коммутатор 4, Одновременно происходит чтение блока 2 и запись в блок 1. На схемз Зб формируются сигналы сброса триггеров 31 и 32, а затем на выходе элемента ИЛИ-НЕ 35 появляется сигнал разрешения записи.П р и м е р 3, Па обоим адресам происходит чтение, причем первым обслуживается второй адрес. Младшие биты обоих адресов равны единице строка 32). Адреса записываются в регистры 5 и б, в триггерь;31 и 32 записываются единицы, а р:-;гистр 30 - код 1, в триггер 33 - код О.На выходе 25 схемы 34 появляется комбинация 0010, К адресному входу блока 2 через коммутатор 7 подключается выход регистра б. На выходе 29 схемы 34 появляется сигнал чтения блока 2, Выход этого блока через коммутатор 4 подключается к второй выходной шине данных, После чтения схемой 36 вырабатывается сигнал сброса триггера 32, Поскольку: триггер 31 остается установленным, далее имеет место комбинация, соответствующая строке 8, Выполняется обращение па адресу А 1, На выходе 25 схемы 34 появляется комбинация 1000. К адресному входу блока 2 через коммутатор 7 подключается выход регистра 5.5 10 15 20 Ра выходе 29 появляется сигнал чтения блока 2, выход которого через коммутатор 4 подключается к первой выходной шине данных. После чтения триггер 31 сбрасывается и вырабатывается сигнал разрешения записи следующих адресов.Аналогичным образом организуется работа устройства при других вариантах обработки адресов.Формула изобретен ия 1. Оперативное запоминающее устройство, содержащее первый и второй блоки памяти, пеовый и второй регистры адреса,блокупрэвления,отличающееся тем, что, с целью повышения бцстродействия устройства, в него введены коммутатор входя ь;х данных, коммутатор выходных данных, ком:":;утатор адресов, информационные входы первого и второго блоков памяти соединены соответственно с выходами первой и втсрай групп коммутатора входных данных, информационные входы первой и второй групп которого являются соответственно ЗО 35 40 45 50 55 информационными входами первой и второй групп устройства, выходы первого и второго блоков памяти соединены соответственно с информационными входами первой и второй групп коммутатора выходных данных, выходы первой и второй групп коараго являются соответственно информацианнь;ми выходами первой и второй групп устройства, инфармацианце входы первого и второго регис 1 ров адреса являются соответственно адресными входами первой и второй групп устройства, вцходы первого и второго регистров адреса соединены соответственна с информационными входами первой и второй групп коммутатора адресов, выходы первой и второй групп которого соединены соответственно с адресными входами первого и второго блоков памяти, первый и второй входы задания режима блока управления соединены с младшими выходами первого и второго реистрав адреса, первый и второй входы признака обращения по адресам блока управления являатся соответствующими входами устройства, первый и второй входы задания режима по адресам блока управления являются соответствующими входами устройства, вход задания очередности обращения па адресам блока управления является одноименным входом устройства, первый выход блока управления соединен с уп ра вля ющи ми входами адресного коммутатора, коммутатора входных и выходных данных, второй выход блока управления соединен с входом записи первого блока памяти и первым управляющим входом коммутатора входных данных, третий выходблока управления соединен с входом чтения первого блока памяти и первым управляющим входом коммутатора вЫходных данных, четвертый выход блока управления соединен с входом записи второго блока 5 памяти и вторым управляющим входом коммутатора входных данных,.пятый выход блока управления соединен с входом чтения второго блока памяти и вторым управляющим входом коммутатора выходных 10 данных, шестой выход блока управления соединен с входами синхронизации первого и второго регистров адреса. 2. устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит первый, второй, третий триггеры, регистр, элемент ИЛИ-НЕ, первую и вторую логические схемы, информационные входы регистра являются первым и вторым входами зада ния режима обращения по адресам блока управления, информационные входы первого, второго триггеров являются первым и вторым входами признака обращения по адресам блока управления, информационный 25 вход третьего триггера является входом очередности обращения по адресам блока управления, входы синхронизации первого, второго, третьего триггеров и регистра соединены с выходом элемента ИЛИ-НЕи являются выходом синхронизации блока управления, первый и второй входы элемента ИЛИ-НЕ соединены соответственно с выходами первого и второго триггеров, входы установки в исходное состояние первого и второго триггеров соединены соответственно с первым и вторым выходами второй логической схемы, входы которой соединены с первым выходом группы первой логической схемы и являются выходами задания режима блока управления, второй, третий, четвертый и пятый выходы первой логической схемы являются соответственно первыми выходом записи, первым выходом Фения, вторым выходом записи и вторым выходом чтения блока управления, первый и второй входы задания режима блока управления соединены с первым и вторым входами первой логической схемы, второй, третий, четвертый входы которой соединены соответственно с выходами первого, второго и третьего триггеров, пятые входы группы первой логической схемы соединены с выходами регистра, 6442251844225Та 6 лица 2Составитель Ю. Сычеведа ктор Н, Тупица Техред М.Моргентвл Корректор Н, Король Заказ 1244 Тираж 351 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР313035, Москва, Ж, Раушская наб., 475Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1