Устройство для приема и передачи данных

(57) Исвязикальных ИА И ПЕРЕтся к электрользовано в лоизобрет вия. Ус станции нияройст овышени содерк 1,р риемн ешифр И 5,6 селек атор 3,,28 и 29тор 8 ад кана элементпульсов ИОИСкаиапГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Однокристнльный контроллер про,токола "ЕйЬегпеС Е 1.ес 1 топ 1 с Певдп1982,30, У 2, р. 121-124, 126, 128. 2ТРОИСТВ 0 ДЛЯННЫХобретение относможет быть испвычислительных сетях. Цель быстродейстт на каждой истр 2 моноомпаратор 4,счетчик 7 имеса, селек1596478 тор 9 квитанции, блок 10 проверкиошибки, датчик 11 сигнала квитанции,приемный блок 12 буферной памяти,ключ 13, инверторы 14 и 23, формирователь 15 управляющих сигналов, элементы ИЛИ 16,17,26 и 27, мультиплек. соры 18 и 19, передатчик 20, таймеры 21,24 и 25 и передающий блок буферной памяти.В режиме приема межмоноканальногосообщения селектор 8 анализирует при,. надлежность передаваемого сообщенияданной станции приемнику информации,При установлении принадлежности передаваемого сообщения данной станциина его выходе устанавливается уровень "1", в противном случае "0". Врежиме передачи внутримоноканальноИзобретение относится к электросвязи и может быть использовано в локальных вычислительных сетях.Пель изобретения - повышение быстродействия.На фиг.1 изображена структурнаяэлектрическая схема предложенногоустройства, на фиг.2 - структурнаяэлектрическая схема логического блока,Устройство для приема и передачиданных содержит на каждой станцииприемник 1, регистр 2 моноканала,дешифратор 3, комапаратор 4, первый5 и второй 6 элементы И, счетчик 7,импульсов, селектор 8 адреса, селектор 9 квитанции, блок 10 проверкиошибки датчик 1 1 сигнала квитанции,приемный блок 12,буферной памяти,ключ 13, первый инвертор 14, формирователь 15 управляющих сигналов, первый 16 и второй 17 элементы ИЛИ, первый 18 и второй 19 мультиплексоры,передатчик 20, первый таймер 21,передающий блок 22 буферной памяти,второй инвертор 23, второй 24 и третий 25 таймеры, третий 26 и четвертый 27 элементы ИЛИ, третий 28 и четвертый 29 элементы И.Логический блок содержит первый30 и второй 31 детекторы, генератор32 импульсов, триггер 33, первый 34и второй 35 инверторы, элемент И 3655и элемент ИЛИ 37,Устройство работает следующим образом,го сообщения при заполнении блока 22с его выхода поступает сигнал запроса передачи на первые входы таймеров21 и 25. Записанная в блок 22 информация через мультиплексор 18 поступаетна входы формирователя 15 и передатчика 20, Формирователь 15 формируетсигнал, разрешающий работу передатчика 20. Количество повторных пере-.дач является системным параметром.Если в течение установленного таймером 21 промежутка времени поступает квитанция, то на выходе селектора 9 появляется уровень "1", который производит сброс таймеров 21 и25, т.е, становится возможным передача следующего сообщения. 2 ил. Существует четыре режима работы: режим,.приема внутримоноканального сообщения, режим приема межмоноканального сообщения, режим передачи внутримоноканального сообщения, режим передачи межмоноканального сообщения.Режим приема внутримоноканальногосообщения.Рассмотрим моноканал .,Сообщение из моноканала поступаетна выход приемника 1, откуда следуетна информационные входы регистра 2,селекторов 8 и 9, блока 10 проверкиошибки, приемного блока 12 буфернойпамяти,. Одновременно с этим с выходаприемника.1 на синхровходы селекторов 8 и 9, блока 10 проверки ошибки,счетный первый вход счетчика 7 поступают синхроимпульсы. При поступлении на первый вход счетчика 7 числаимпульсов, соответствующих позицииномера моноканала-приемника информации, на его первом выходе появляется сигнал, записывающий номер моноканала-приемника в регистр 2. Код номера моноканала-приемника поступаетна информационный вход дешифратора3 и компаратора 4. Дешифратор 3 анализирует возможность достижения передаваемым сообщением моноканала-приемника инфомации. При установлениидостижимости на выходе дешифратора 3 появляется уровень "1", в противном случае "0", Компаратор 4 анализирует принадлежность передаваемого сооб5 9 6478 О 15 20 25 55 щения данному моноканалу (моноканалу х), При установлении соответствия передаваемого сообщения данномумоноканалу на его выходе устанавливается уровень "0", в противном случае . Селектор 8 адреса анализирует принадлежность передаваемогосообщения данной станции приемникуинформации, При установлении принадлежности передаваемого сообщения данной станции на его выходе устанавливается уровень "1", в противном случае "О", Приемный блок 12 буферной памяти в соответствии с поступающими синхроимпульсами запоминает передаваемое информационное сообщение, аблок 10 проверки анализирует наличие в нем ошибок, Если в передаваемом пакете нет ошибок, то на ее вьтходе появляется уровень "1", в противном случае "0", В данном режиме навыходе дешифратора 3 появляется уровень "1", на выходе компаратора 4 -уровень "0", Тогда на выходе инвертора 23 устанавливается уровень "1",который через элемент ИЛИ 26 поступает на четвертый элемент И 6, При нахождении на выходе селектора 8 уров ня "1", т.е, принадлежности сообщения данному абоненту, на выходеэлемента ИЛИ 16 появляется уровень"1", который в случае нахождения навыходе блока 10 проверки уровня "1"через элемент И 6 разрешает перезапись информационного сообщения черезключ 13 (на управляющий вход которого поступил сигнал уровня "1") на первый информационный выход устройства.и О Одновременно с этим уровень 1 изменяет направление передачи мультиплексора 18 на первый вход-выход и через элемент ИЛИ 17 в формирователь 15 управляющих сигналов поступает сигнал разрешения работы. С выхода датчика 11 сигнала квитанции информация через мультиплексор 18 подается на вход формирователя 15 управляющих сигналов.При этом на выходе детектора 30 устанавливается уровень "0", генератор 32 формирует сигнал "1", длительность которого соответствует длинепередаваемого в канале сообщения.Последний фронт сигнала с выхода генератора 32 через элемент И 36 устанавливает триггер 33 в "1", разрешаяработу передатчика 20. Передаваемая информация через передатчик 20 поступает в моноканал. По истечении времени передачи сообщения генератор 32: устанавливается в состояние 0 и производит сброс счетчика 7.Режим приема межмоноканального сообщения,Поступление сообщения на входы приемника 1, регистра 2, селекторов 8 и 9, блока 10 проверки ошибки, приемного блока 12 буферной памяти аналогично режиму приема внутримоноканального сообщения. При приеме сообщения, адресованного удаленному моноканалу, код последнего поступает навход компаратора 4, на выходе которого устанавливается уровень "1", и навход дешифратора 3. При установлениидостижимости удаленного йоноканалаприемника информации с выхода дешифратора 3 производится запуск таймера 24 на время задержки выдачи квитанции подтверждения, гарантирующееотсутствие конфликтов при ее передаче, По истечении этого времени на выходе таймера 24 появляется уровень"1", который поступил через второйвход элемента ИЛИ 26 (на первом входе которого уровень "0") на четвертый вход элемента И 6, Поступающий уровень "1" через элемент ИЛИ 16 поступает на третин вход элемента И 6 и в случае отсутствия ошибок, т,е, нахождении уровня "1" на выходе блока 10 проверки ошибки, разрешает перезались из буфера 12 через мультиплексор 19, направление которого было изменено на второй вход-выход, в передающий буфер 22 другой станции моноканала 1.Сообщение из блока 22 моноканала 1 затем передается через моноканал 3 адресату, В случае поступления квитанции на переданное сообщение по моноканалу З во время сче та таймера 24 на прямом выходе селектора 9 появляется уровень " 1", который производит сброс таймера 24 и квитанция подтверждения данным мостом не будет передана, а также не произойдет перезапись из буфера 12 в блок 22 другой станции, так как сигнал уровня 0" не даст соответствующего разрешения, Это же проиэойдет и в случае недостижимости удаленного моноканала приемника, так как на выходе элемента ИЛИ 26 находится уровень "0",Режим передачи внутримоноканального сообщения.При заполнении блока 22 с его выхода поступает сигнал занроса передачи на первые входы таймеров 21 и25, а также через элемент ИЛИ 17 натретий вход логического блока 15.5Записанная в блок 22 информация черезмультиплексор 18 поступает на входылогического блока 15 и передатчика20,10В формирог ателе 15 управляющихсигналов детекторы 30 и 31 устанавливаются в "0" и производится запускгенератора 32, который формирует сигнал "1", передний фронт сигнала с выхода генератора 32 через элемент И 36,на других входах которого находитсяуровень "1", устанавливает триггер33 в "1", тем самым Формируя сигналразрешения работы передатчика 20.В случае, если в это время передаетсяинформация по моноканалу, то она производит установку детектора 31 исигнал " 1" на его выходе запрещаетустановку триггера 33, Сигнал разрешения передачи разрешает выдачу инФормации передатчиком 20 в моноканал.Поступивший на входы таймеров 21и 25 сигнал запроса передачи включаетих на время, в течение которого должна поступать квитанция на переданноесообщение при внутри- и межмоноканальной передаче соответственно, Если вустановленное время квитанция не поступит, то на выходе таймера 21 появится сигнал " 1", Одновременно сэтим присходит прием устройством передающего сообщения. В данном режиме на выходе компаратора 4 устанавливается уровень 0 а на выходе инвертора 23 - уровень "1". Последнийчерез. элемент И 28 после отработкитаймера 21) через элемент ИЛИ 27 пос,тупает на вход блока 22, устанавливая переданное сообщение в исходное со стояние и сообщение повторно пере"дается в канал, Количество повторныхпередач является системным параметром.Если в течение установленного таймером 21 промежутка времени поступаетквитанция, то на прямом выходе селектора 9 появляется уровень "1", который производит сброс таймеров 20 и25, т.е. становится возможной передача следующего сообщения,Режим передачи межмоноканальногосообщения,Функционирование формирователя 15управляющих сигналов аналогично режиму передачи внутримоноканального сообщения, Поступивший с блока 22 сигнал запускает таймер 25 на время, в течение которого должна поступить квитанция на переданное сообщение в данном режиме. Предающееся сообщение принимается устройством. На выходе компаратора 4 устанавливается уровень "1", который после конца счета таймера 25 прн непоступлении квитанции через элемент И 29 через элемент ИЛИ 2 поступает на вход блока 22, устанавливая переданное сообщение в исходное состояние, и сообщение повторно передается в канал, Количество повторных передач является системным параметром, Если в течение установленного таймером 25 промежутка времени поступает квитанция, то на прямом выходе селектора 9 появляется уровень "1", который производит сброс таймеров 21 и 25, т,е. становится возможной передача следующего сообщения. Работа части устройства, функционирующей в моноканале 1, аналогична вышерассмотренной.ЭфФективность изобретения заключается в уменьшении времени межмоноканальных передач, выражающихся в возможности использования неограниченного числа мостов, связывающих любые моноканалы, что приводит к увеличению быстродействия устройства,Формула изобретенияУстройство для приема и передачи д,"нных, содержащее на каждой станции приемник, информационный выход которого соединен с первым входом формирователя управляющих сигналов, первым входом регистра моноканала, первым входом селектора адреса, первым входом селектора квитанции с первым входом блока проверки ошибок и первым входом приемного блока буфер= ной памяти, второй вход которого подключен к синхронизирующему выходу приемника, второму входу блока проверки ошибок, второму входу селектора квитанции, второму входу селектораадреса и первому входу первого элемента И, выход которого соединен с первым входом счетчика, прямой выход которого соединен с вторым входом регистра моноканала, выход которого соединен с входом дешифратора и с пер 915 вым входом компаратора, выход которо" го соединен с первым входом первого элемента ИЛИ, с входом первого инвертора;и первым входом второго мультиплексора, второй вход которого подключен к выходу приемника блока буферной памяти и первому входу ключа, второй вход которого подключен к выходу первого инвертора, датчик сигнала квитанции, выход которого соединен с первым входом первого мультиплексора, выход которого соединен с вторы. входом формирователя управ,ляющих сигналов и первым входом передатчика, второй вход которого подключен к первому выходу формирователя управляющих сигналов, третий вход которого подключен к выходу второго элемента ИЛИ, первый вход кото,рого соединен с третьим входом при.",емного блока буферной памяти, с выходом второго элемента И и третьим входом первого мультиплексора, второй вход которого соединен с первым выходом передающего блока буферной памяти, второй выход которого соединен с вторым входом второго элемента ИЛИ и первым входом первого таймера, второй вход которого подключен к прямому выходу селектора квитанции, инверсный выход которого соединен с первым входом второго элемента И, второй вход которого подключен с выходу первого элемента ИЛИ, второй вход которого подключен к выходу селектора адреса, при этом второй выход формирователя управляющих сигналов соединен с вторым входом счетчика, инверсный выход которого соединен с вторым входом первого элемента И, выход блока проверки ошибок соединен с третьим входом второго эле 9 б 478 1 Омента И, вход приемника и выход передатчика подключены к моноканалу, авыход ключа и выход второго, мультиплексора являются информационными 5выходами устройства, информационными входами которого являются третийвход второго мультиплексора и первый вход передающего блока буфернойпамяти, второй вход первого компаратора является опорным входом устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, введены второй и третий таймеры,третий и четвертый элементы ИЛИ, третий и четвертый элементы И и второйинвертор, выход которого соединен спервым входом третьего элемента И ис порвым входом третьего. элемента ИЛИ, 20 второй вход которого подключен к выходу второго таймера, первый вход которого подключен к прямому выходу селектора квитанции и первому входутретьего таймера, второй вход кото рого соединен с первым входом первого таймера, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, ЗО второй вход которого подключен к выходу четвертого элемента И, первыйвход которого соединенс выходом компаратора и входом второго инвертора, при этом выход дешифратора соединен с вторым входом второго таймера, выход третьего элемента ИЛИподключен к четвертому входу второгоэлемента И, выход третьего таймерасоединен с вторым входом четвертого 40 элемента И, а вьход четвертого элемента ИЛИ подключен к второму входу переключающего блока буферной памяти.1596478 Составитель О.ГеллерРедактор Т,Лазоренко Техред М.ходанич . Корректор А Обруча тельский комбинат "Патент", г. Ужгород а гарина, 101 оизводственноаказ 2917 . Тираж 529 ВНИИПИ Государственного комитета по изо 113035, Москва, Ж, РПодписноеретениям и открытиям прн ГКНТушская наб., д. 4/5