Устройство для отладки программ

(57) Изтельнойзовано И тение относится к вычисли нике и может быть испольр е я ованных реальном изобрете ерности о во содерж ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидОф 598077, кл. 6 ОЬАвторское свиде22, кл, С 0ТРОИСТВО ДЛЯ отладки программ специаливычислительных машин в сштабе времени. Цельюявляется повышение достоладки программ. Устройстт регистр 9 считанной информации, блок 8 оперативной памяти, регистры 1,4,7 адреса, буферный регист 6, коммутаторы 25, 26, 27, 33, триггер 28, счетчик 5 времени, элементы И 14-18, элементы ИЛИ 13, 21, элемент задержки 10,триггер 11 записи переходов, регистр 12 управления, генератор 20 одиночных импульсов, .элементы ИЛИ-ИЕ 30-3 1, элемент И-ИЕ 34, входы 19, 22 - 24 устр-ва, вход 35 единичного потенциала уства, выход 29 уст-ва и выход 36 уства "Останов" с соответствующими свячзями. Вновь введенные элементы обеспечивают анализ записываемой информации и в случае повторной записи происходит вывод накопленной информации, тем самым сохраняется вся информация о всех переходах, 1 ил.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано для отладки программспециализированных вычислительныхмашин в реальном масштабе времени,Цель изобретения - повышение достоверности отладки программ.На чертеже представлена функциональная схема устройства для отладки программ.Устройство для отладки программсодержит регистр 1 адреса, регистры2-4, счетчик 5 времени, буферныйрегистр 6, регистр 7 адреса, блок 8 15оперативной памяти, регистр 9 считанной информации, элемент 10 задержки,триггер 11 записи переходов, регистр12 управления, элемент ИЛИ 13, элементы И 14-18, вход 19 устройства, 20генератор 20 одиночных импульсов,элемент ИЛИ 21, входы 22-24 устройства, коммутаторы 25-27, триггер 28,выход 29 устройства, элементы ИЛИ-НЕ30 и 31, элемент НЕ 32, коммутатор 2533,элемент И-НЕ 34, вход 35 единичного потенциала устройства, выход 36останова устройства,Устройство работает следующимобразом,30Устройство может работать в пятирежимах з апис и информации в блок памяти(один режим обнуления и четыре рабочих режима), а также в режиме считыванияиз блока памяти. Режим работы устройства определяется текущими задачамипри отладке программ и устанавливается с помощью соответствующих тумблеров на наборном поле, соединенных срегистром 12 управления и вторым каналом коммутатора 25. Перед началомработы обнуляются регистры 1-4, 6 и 7,счетчик 5 времени, триггер 11 записипереходов, триггер 28 и блок 8 оперативной памяти (цепи сброса регистров, 45счетчика и триггеров не показаны),Регистр 1 адреса при записи информации через кодовый вход функционирует как параллельный статическийрегистр, а при подаче импульса насчетный вход - как последовательныйсчетчик. На вход 19 устройства поступает код со счетчика команд СЦВМ,который в кажпом цикле работы увеличивается на единицу (СК+1). Когда55в СЦВМ вырабатывается условие программного перехода, то в машине вырабатывается сигнал "Перезапись счетчика команд" (Пер.СК), который сбрасывлет в нуль счетчик команд СЦВМ, и после этого в него записывается адрес команды, куда произошел переход.Каждый цикл работы .отлаживаемой СЦВМ сопровождается импульсами синхронизации (СИ). За один цикл из намяти СЦВМ производится считывание одной команды, адрес которой соответствует состоянию счетчика команд СЦВМ, СИ поступают на элемент 10 задержки, который вырабатывает последовательность из четырех импульсов, обеспечивающих временную диаграмму работы устройства.Обнуление блока оперативной памяти 8 происходит следующим образом. С второго выхода регистра 12 управления выдается сигнал на первый вхоц триггера 11 записи переходов, который устанавливает его в состояние логическои "1" и через элемент ИЛИ 13 выдается постоянное разрешение на запись в регистр 1 и на элементы И 15-18. С пятого выхода регистра 12 управления выдается логическая "1" на управляющие входы коммутаторов 26 и 27 для прохождения информации со счетчика 5 времени. С четвертого выхода регистра 12 управления выдается сигнал запрета на элемент И 14 и одновременно сигнал разрешения на втором входе триггера 28, удерживающий его во взведенном состоянии. С седьмого выхода регистра 12 управления выдается сигнал на первый вход коммутатора 33, разрешающий прохождение логической " 1" по второму входу коммутатора 33 на третий вход элемента И-НЕ 34, а с шестого выхода регистра 12 управления выдается логическая " 1" на первый вход элемента И-НЕ 34.При подаче сигнала на генератор 20 одиночных импульсов вырабатывается импульс, длительность которого превосходит длительность последовательности тактов, формируемая элементом 10 задержки, от переднего фронта этого импульса на элементе 10 задержки формируется последовательность тактов.Первый импульс с четвертого выхо. да элемента 10 задержки через элемент И 15 производит запись в регистр 4 состояния регистра 3Второй импульс с третьего выхода элемента 10 задержки через элемент И 17 производит запись в регистр 3 состояния регистра2. Третий импульс с первого выхода583744 6элемента 10 задержки через элемент И иэ регистра 2 в регистр 3 и из регист 188 производит запись н регистр 2 сос- ра 1 в регистр 2. Таким образом постояния регист а 1р 1. Четвертый импульс ле третьего такта в регистрах 2-4с второго выхода элемента 10 задерж- находятся адреса команд тр и5д трех послед-ки через элемент И 16 и элемент И-НЕ них переходов, выданных со счетчика34 производит запись по нулевому ("0") команд СЦВМ.адресу н блок 8 оперативной памяти При этом из блока 8 оперативнойсостояния б фе ного егуфер регистра 6, т.е. памяти происходит считывание информанулевое состояние. Задний фронт имуль ции через мн10 через многоступенчатый элементса с генератора 20 одиночных импульсов ИЛИ-НЕ Если1 сли по данному адресу ранееподаваемого на счетный вход регистра , не было записи информации (ни одной1, увеличивает содержимое регистра 1 логической " 1") то по четвертомуна единицу. От. следующего импульса такту с элемента 10 задержки черезгенератора 20 процедура повторяется 15 элементы И 16 и И-НЕ 34 производитсяи в блоке оперативной памяти произ- запись в ячейку блока 8 оперативнойводится обнуление следующего адреса. памяти. Информация записывается изТаким образом, обнуляется блок 8 буферного регистра 6 по адресу, запиоперативной памяти. санному н регис 7, Кг стре . роме того,Устройство в остальных четырех 20 четвертый такт задним фронтом перерабочих режимах записи информации рабо- водит триггер 11 записи переходов втает следующим образом. исходное состходное состояние, т.е. в регистр 1Работа устройства в первом режиме адреса и соответствующие схемы И вызаключается н фиксации блоком Я опе- дается запрет до прихода очередногоративной памяти по каждому его адре сигнала "Перепись СК". При наличиису, совпадающему с адресом данного хотя бы одной логической 1 в блокеперехода кода, соответствующего адре оперативной памяти на выходе многосам предыдущего и последующего пере- ступенчатого элемента ИЛИ-НЕ 30 будетходов относительно данного; При.этом логический "О" и по приходу четвертос регист а 12 п анр у р ления и четвертого 3 О го такта низким уровнем с элемента НЕвыхода выдается сигнал запрета на 32 на выходе элемента ИЛИ-НЕ 31 форвторой вход элемента И 14ента И 14 и на еди- мируется высокий уровень сигналаничный вхо т игге а 28д РР 28, которыи пос 1Останов , что означает переход прогтоянно его удерживает во взведенном раммы на циклический участок. Послесостоянии. С пе ного ир пятого выхо- разгрузки буферной оперативной памядов регист а 12 пр у ранления выдается ти процедура повторяется вновь до35разрешение (Лог. "О")1( ог. "0 ) на адресные следующего циклического участка.входы коммутаторов 25 и 26-27 соот- Работа устройства но втором режименетственно. С вто ого вьР хода регист- заключается в фиксации времени испол 1 ра 12 управления вь ается азр решение 1 О нения команд переходов. Сигналамина триггер записи пе ехо овр д работы меток времени являются синхроимпульсыпо второму нхо (вхо 23му ду ( д 23 устройст- количестно которых равно количествуЭва , с третьего выхода - логический циклов (СИ), пройденных СЦВМ с момен(разрешение) на первый вход эле- та включения дания данного режима. С четвермента ИЛИ 13 а с шестогУ ого выхода ре того выхода регистра 12 управлениягистра 12 п авленияУ Р выдается логи- выдается разрешение на второй входческая "1" на вход 23 устройства элемента И 14, сигнал со второго входа триггера 28, удерживающий его возаписи переходов устанавливается в взведенном состоянии, снимается, аа через вход 19 устРойства и - . 5 О с пятого выхода регистра 12 управлекоммутатор 25 в регистр 1 поступает ния на управляющие входы выдаетсяадрес команды перехода. По сигналу разрешение на передачу информации соСИ, поступающему из СЦВМ, после при- счетчика 5 времени. Остальные сигнахода адреса перехода через вход 22 лы с выхода регистра 12 управленияустройства и элемент ИЛИ 21 н1 а эле- остаются неизменными по сравненмент 10 задержки вырабатывается по- предыдущим режимом. Таким образом,следовательность тактов и производит- в этом режим СИжим по каждому СИ (послеся по ним последовательная перезапись каждого цикла работы СЦВМ) содержиинформации из регистра 3 в регистр 4 мое счетчик .5Ъ а . времени вторым тактомэлемента 10 задержки увеличиваетсяна единицу через элемент И 14.После прихода из СЦВМ адреса ко"манды перехода, записанного в регистре 1, взводится триггер 28 и на буферном регистре 6 выдается разрешениезаписи информации из счетчика 5 времени через коммутаторы 26 и 27. В регистр 6 записывается (фиксируется)время поступления из СЦВМ адреса команды перехода. По первому тактуследующего цикла триггер 28 ебрасывйется и выдает. запрет на запись врегистр 6, При поступлении нового 15сигнала "Перепись СК" вторым тактом схем задержки через регистр 3 ирегигтр 7 адреса записывается адрескоманды перехода,время выборки которогоиэ памяти СЦВМ записано уже в регистр 6 20по предыдущему сигналу "Перепись СК",Четвертым тактом информация с регистра 6 записывается н блок 8 оперативной памяти по адресу, записанному в регистре 7, и выдается разрешение записи информации н регистр 6до первого такта следующего цикла.Если программа переходит на циклический участок программы, то по четвертому такту с выхода Формируется сигнал Отстанон",Работа устройства в третьем режиме заключается н Фиксации времени выборки команд из памяти СЦВМ. В этомрежиме с второго выхода регистра 12управления на первый вход триггера 11записи перехода выдается сигнал, который удерживает его постоянно новзведенном состоянии и на регистр 1адреса через элемент ИЛИ 13 выдается 40сигнал разрешения на запись постоянно. Остальные сигналы регистра 12управления такие же, как н предыдущемрежиме. При этом все адреса команд,поступающие на вход 19 устройства,записываются в регистр 1 и при поступлении СИ (н каждом цикле работыСЦВМ) переписываются из регистра 3в регистр 7, определяя номер ячейкиблока 8 оперативной памяти, в кото 50рой из счетчика 5 времени через регистр 6 записывается время (т.е.,номер цикла) выборки этой команды.Если программа переходит на цикли 55ческий участок программы, то по четвертому такту с выхода формируетсясигнал Останов".Работа устройства в четвертомрежиме заключается в Фиксации адресов - откуда и куда произведен переход, при этом с третьего выхода регистра 12 упранления выдается. сигнал разрешения на элемент ИЛИ 13, благода. ря которому на элементах И 15,17,18 и регистре 1 выдается разрешение независимо от состояния триггера записи переходов. С пятого выхода регистра 12 управлени 4 ньщается сигнал на управляющий вход коммутаторов 26 и 27, который подключает регистры 2-4. С четвертого выхода регистра 12 управления выдается запрет на элемент И 14 и постоянное разрешейие записи в буферный регистр 6 через триггер 28. Как и н предыдущем режиме , в регистрах 2-4 записываются адреса подряд идущих команд, однако триггер 11 записи перехода выдает разрешение на. элемент И 16 длг. прохож" дения четвертого такта для записи в блок 8 оперативной памяти информации только после прихода сигнала "ПереписьСК ,. Поэтому в момент записи информации в блок 8 оперативной памяти иэ регистра 6 через коммутатор 27 имеется адрес команды, откуда производится переход (с регистра 4), и через коммутатор 26 с регистра 2 адрес команды, на который производится переход. Остальные сигналы аналогичны первому режиму.В режиме считывания информации из блока 8 оперативной памяти с шестого выход регистра 12 управления выдаетсясигнал Считывание оперативной памяти (логический "О"), а с первого выхода сигнал на третий вход коммутатора 25, к которому через вход 24 устройства подключается сигнал на первый вход триггера 11 записи перехода, .который удерживает его во взведенном состоянии; с выхода триггера 11 записи перехода. Таким образом; выдается постоянное разрешение на "Запись" регистра 1 адреса и на элементах И 15-18. При этом на наборном поле набирается код, соответствующий исходному адресу ячейки памяти блока 8 оперативной памяти.При подаче сигнала на генератор .20одиночных импульсов запускается временная диаграмма аналогично режимуобнуления памяти с разницей в том9что в этом режиме производится считывание информации блока 8 оперативнойпамяти через регистр 9 считанной информации. Таким образом, можно просУстройство для отладки программ, содержащее генератор одиночных импульсов, триггер, три коммутатора и ре 10 гистр управления, первый и второй регистры адреса, пять элементов И, блок оперативной памяти, элемент задержки, регистр считанной информации, триггер записи переходов и буферный регистр, 15 первый, второй и третий регистры, счетчик времени, два элемента ИЛИ, причем выход буферного регистра соединен с информационным входом блока оперативной памяти, выход которого 20 ;соединен с входом регистра считанной информации, выход которого является выходом устройства, выход первого регистра адреса соединен с адресным входом блока оперативной памяти, вход записи команды перехода устройства соединен с первым установочным входом триггера записи переходов, первый и второй выходы регистра управления соединены соответственно с вторым установочным входом триггера записи переходов и первым входом первого элемента ИЛИ, выход которого соединен с первыми входами первого, второго и третьего5 40 45элемента И-НЕ и через элемент НЕ с вторым входом второго элемента ИЛИ-НЕ, вымотреть всю информацию с блока 8 опе, ративной памяти на световом табло или вывести на цифропечать. 5Формула из обретения элементов И, вторые входы которых соединены соответственно с первым, вторым и третьим выходами элемента задержки, выходы первого, второго и третьего элементов И соединены соответственно с входами записи соответственно первого, второго и третьего ре: гистров, выход первого элемента ИЛИ сое.динен с входом записи первого регистра адреса, информационный выход которогоподключен к информационному входу третьегО регистра, информационный выход которого подключен к информационному входу второго регистра и информационному входу второго регистра адреса, инфор мационный выход которого подключен к иформационному входу первого регистра, первый вход четвертого элемента И соединен с входом сброса триггера записи переходов и с четвертым выходом элемента задержки, первый выход ко торого соединен с первым входом йятого элемента И,выход которого соединен с входом счетчика времени, третий выход регистра управления соединен с входами управления первого и второгокоммутаторов, четвертый выход регистра управления подключен к второмувходу пятого элемента И и первомувходу триггера, первый выход элементазадержки соединен с вторым входомтриггера, выход четвертого элемента Исоединен с третьим входом триггера,выход триггера записи переходов соединен с вторым входом первого элемен-та И и вторым входом четвертого элемента И, выход триггера подключен квходу записи буферного регистра, информационные входы которого соединены с выходами первого и второго коммутаторов, к первым информационнымвходам которых подключены выходы первого и третьего регистров, выходсчетчика времени соединен с вторымиинформационными входами первого и второго коммутаторов, выход третьегокоммутатора подключен к информационному входу первого регистра адреса,первый и второй информационные входыустройства соединены с первым и вторым информационными входами третьегокоммутатора, второй информационныйвход устройства соединен с информационным входом регистра управления,пятый выход которого соединен с управляющим входом третьего коммутатора,выход генератора одиночных сигналовсоединен с первым входом второго эле.мента ИЛИ,счетным входом регистра дреса, тактовый вход устройства вляется вторым входом второго элеента ИЛИ, выход которого соединен с входом элемента задержки, о т л и - ч а ю щ е е с я тем, что, с целью ,повышения достоверности отладки, в устройство введены первый и второй элементы ИЛИ-НЕ, элемент НЕ, четвертыи коммутатор и элемент И-НЕ, причем шестой и седьмой выходы регистра управления соединены соответственно с первым входом элемента И-НЕ и с управляющим входом четвертого коммутатора, выход которого соединен с вторым входом элемента И-НЕ, информационные выходы блока оперативной памяти соединеньг с входами первого элементаИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕи с первым информационным входом четвертого коммутатора, выход четвертого элемента И соединен с третьим входом1583744 Составитель И,СигаловРедактор Н.Тупица Техред Л.Кравчук Корректор М,Самборская 3 акаэ 2246 Тираж 539 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 1 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина,1)1 ход которого является выходом остацустройства, выход элемента И-НЕ соединен с входом записи блока оперативной памяти, второй информационныйвход коммутатора соединен с единичнымпотенциалом устройства.3