Устройство для кодирования и декодирования цифрового телевизионного сигнала

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯН А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ЦИФРОВОГО ТЕЛЕВИЗИОННОГОСИГНАЛА(57) Изобретение относится к техникесвязи и вычислительной технике. Егоиспользование в цифровых телевизионных системах с передачей или видеозаписью сигналов методом импульснокодовой модуляции позволяет повыситьинформативность устройства без сни 80156648 А 1(51)5 Н 03 М 7/30 Н 04 М 7/13 2жения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения. Устройство содержит в кодере аналого-цифровой преобразователь 1, преобразователь 2 последовательного кода в параллельный, блок 3 суммирования по модулю два и преобразователь 7 параллельного кода в последовательный, в декодере - входной регистр, мультиплексор, блок суммирования по модулк 1 два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и цифроаналоговый преобразователь . Благодаря введению в кодер блока 4 мультиплексирования, генератора 5 псевдослучайной последовательности и дешифратора 6, а в декодер - генератора псевдослучайной последовательности, мультиплексора, триггера и узла задержки обеспечивается размещение бита контроля четности на месте одного из младших разрядов по псевдослучайному закону. 1 з.п.ф-лы, 3 ил.145 Изобретение относится к техникесвязи и вычислительной технике и может быть использовано в цифровых телевизионных системах с передачей или5видеозаписью сигналов методом импульсно-кодовой модуляции (ИКР).Целью изобрет ия является повышение информативности устройства безснижения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения,На фиг. 1 и 2 приведены функциональные схемы соответственно кодераи декодера устройства, на фиг. 3Функциональная схема узла задержки.Кодер устройства содержит аналогоцифровой преобразователь (АЦП) 1,преобразователь 2 последовательногокода в параллельный, блок 3 суммирования по модулю два, блок 4 мультиплексирования, генератор 5 псевдослучайной последовательности, дешифратор 6 и преобразователь 7 параллельного кода в последовательный. На 25фиг. 1 обозначены информационныйвход 8, первый вход 9 дискретизации,тактовый вход 10, второй вход 11 дискретизации и вход 12 кадровой синхронизации. 30Декодер ус тройс тв а (Фиг, 2) соде рвжит входной регистр 13, генератор 14псевдослучайной последовательности,первый 15 и второй 16 мультиплексоры,блок 17 суммирования по модулю два,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18, триггер3519, узел 20 задержки и цифроанало овый преобразователь (ЦАП) 21 . Нафиг. 2 обозначены информационный 22и тактовый 23 входы, первый 24 и второй 25 входы дискретизации, входы кадровой 26 и строчной 27 синхронизации.АЦПи 1 УП 21 могут быть, например,восьмиразрядными.Преобразователи 2 и 7 представляют собой регистры сдвига с числомразрядов, необходимым для кодированияяркости группы элементов А, В, Спередаваемого изображения, Число элементов А, В, С, в группе равно 1 6,число двоичных разрядов для кодирования яркости одного элемента и = 8.Поэтому число разрядов регистров(преобразователей) 2 и 7 равно 1 28.Блок 4 мультиплексирования представляет собой К (1 К с 16) двухвходовых мулътиплексоров, первые информационные и управлянщие входы которых являются одноименными входами блока, а вторые информационные входы всех двухвходовых мультиплексоров объединены и являются вторым информационным входом блока,Генераторы 5 и 14 псевдослучайной последовательности (ПСП) содержат счетчик импульсов, счетный вход и вход обнуления которого являются соответственно тактовым входом и входом кадровой синхронизациии генератора, а выходы счетчика соединены свходами преобразователя кодов, выполненном на ППЗУ, выходы которогоявляются выходами генератора. ППЗУв обоих генераторах 5 и 14 запрограммированы одинаково и обеспечивают на своих выходах формированиеслучайной последовательности чисел,например 1-16.Узел 20 задержки (Фиг.3) содержиттриггер 28, счетчик 29 импульсов,элемент НЕ 30, первый 31 и второй 32блоки оперативной памяти и мультиплексор 33 . На фиг . 3 обозначены информационный 34 и тактовый 35 входыи вход 36 синхронизации,В устройстве реализуется следующий алгоритм работы.В кодере цифровой поток с выходаАЦП разбивается на группы кодовыхслов, соответствующих отсчетам видеосигнала изображения. Эти отсчеты называются элементами А,В.С, группы.Поскольку интервал межэлементнойкорреляции составляет 16 элементов,группа содержит именно 1 6 элементов,чтобы свести к минимуму отличие соседних участков изображения.Затем по каждой группе элементовА.В,С, , вычисляется бит контролячетности путем суммирования по модулюдва старших разрядов всех элементовгруппы (количество защищаемых разрядов зависит от требований к качествудекодированных изображений) . Значение вычисленного бита контроля четности присваивается младшему разрядуодного из элементов группы, номер которого определяется состоянием генератора псевдослучайной последовательности, т.е. бит контроля четностине добавляется к цифровому потоку,а размещается на месте одного иэ психофизиологически избыточных младшихразрядов, выбираемых случайно.В декодере по принятым значениямА,В,С, , вычисляется бит контролячетности также путем суммирования5 10 15 20 по модулю два старших разрядов всех элементов группы. Вычисленное значение бита контроля четности сравнивается с принятым значением. Если они не равны, т.е, группа элементов поражена помехой, то происходит замена искаженной группы на соответствующую группу из предыдущей строки. Правиль - ный выбор принимаемого бита контроля четности обеспечивается полной идентичностью и жесткой синхронизацией генераторов псевдослучайной последовательности кодера и декодера.Устройство работает следующим образом.В кодере видеосигнал в цифровом виде в последовательном коде с выхода АЦП 1 поступает на преобразователь 2, в который вписывается тактовой частотой Г . Выходы разрядов преобразователя 2, соответствующие определенному числу старших разрядов элементов А,В,С, (число защищаемых разрядов определяется исходя из требований к субъективному качеству декодированных изображений), поступают на входы блока 3 суммирования по модулю два, вычисляющего значения бита контроля четности. Выходы разрядов преобразователя 2, соответствующие младшим разрядам элементов А,В, С поступают на первые входы блока 4 мультиплексирования, Кроме того, выходы всех разрядов преобразователя 2, за исключением самых младших разрядов, поступают на соответствующие входы преобразователя 7. Когда в преобразователь 2 целиком вписана очередная группа элементов А,В,С на выходе блока 3 - значение бита контроля четности, вычисленное для данной группы элементов, Это значение поступит на второй вход блока 4, где произойдет присваивание младшему разряду одного иэ элементов А,В,С, значения бита контроля четности. Остальные младшие разряды пройдут на выходы блока 4 без изменений.Замешивание бита контроля четности на место одного иэ младших разрядов осуществляется следующим образом, Выходы генератора 5 псевдослучайной последовательности соединены с входом дешифратора 6. При значении двоичного числа на входах дешифратора 6, соответствующего значению десятичного числа К (1( К 16), на К-м выходе 25 30 35 40 45 50 55 дешифратора 6 появится уровень логической единицы. Этот уровень переклк- чит К-й двухвходовой мультиплексор блока 4 так, что на его выход поступит сигнал с блока 3 суммирования по модулю два, т.е. бит контроля четности, который запишется в соответствующий разряд преобразователя 7 вместо младшего разряда соответствующего элемента А,В,С, группы.Таким образом, значения младших разрядов всех элементов А,В,С, проходят с выходов преобразователя 2 на входы преобразователя 7 без изменений, за исключением младшего разряда того элемента, номер которого в группе А,В,С, определяется генератором 5 псевдослучайной последовательности. Для того, чтобы цд изображении не оказалось возможности появления ложных контуров в виде сплошных или прерывистых вертикальных линий на равнояркостцых участках, период счета счетчика в генераторе 5 не должен быть равен периоду частоты строк телевизионной развертки и не кратен ему, Поскольку для прдвильной работы устройства необходима точная синхронизация генераторов 5 и 1 4, ее можно осуществить, устанавливая счетчики этих генераторов в исходное состояние кадровым синхронизирующим импульсом с входов 12 и 26.Вписывание инФормации в преобразователь 7 осуществляется с входа 11 частотой дискретизации Р, поделенной на 1 6, т.е. частотой следования группы А,В,С, Вывод информации из преобразователя 7 осуществляется тактовой частотой ГВ декодере входной цифровой поток поступает на регистр 1 3, который представляет собой сдвиговый регистр с числом разрядов 128. Выходы разрядов регистра 13, соответствующие защищаемьм разрядам группы элементов, подаются на входы блока 17 суммирования по модулю два, который осуществляет вычисление бита контроля четности.Выходы регистра 13, соответствующие младшим разрядам элементов А,В, С, , поступают на входы второго мультиплексора 16, на управляющие входы которого подаются сигналы с выходов генератора 14 псевдослучайной последовательности. В момент, когда в регистр 13 целиком впишется группа А,В,С на выходе блока 17 - значение бита20 контроля четности, вычисленное по при - нятым элементам, а на выходе второго мультиплексора 16 - значение бита контроля четности, вычисленное в коде 5 ре. Эти два значения сравниваются на элементе ИСКЛЮЧАРЩЕЕ ИЛИ 18, на выходе которого в случае равенства входных сигналов - значение логического нуля, а в противном случае значение логической единицы, Сигнал с выхода элемента 18 запоминается в триггере 19 на период частоты Р /16 и подается на управляющий вход первого мультиплексора 15. На Одни информационные входы первого мультиплексора 15 подается сигнал с выходов узла 20 задержки (на строку), а на другие инФормационные входы - сигнал с последовательных выходов регистра 13. При наличии на управляющем входе первого мультиплексора 15 уровня логического нуля (т.е. при равенстве принятого и вычисленного битов контроля четности) на его выходы 25 проходит сигнал с выходов регистра 13, а в случае наличия на управляющем входе уровня логической единицы - сигнал с выходов узла 20 задержки, Сигнал с выходов первого мультиплексора 1 5 поступает на ЦАП 21, на выходе которого формируется сигнал изображения.Узел 20 задержки работает следующим образом.Триггер 28 осуществляет деление на две частоты Р строк. Сигнал с его выхода поступает на управляющий вход (запись-чтение) первого блока 31, управляющий вход мультиплексора 33 и 40 через элемент НЕ 30 на управляющий вход (запись -чтение) второго блока 32. Таким образом, осуществляются попеременная э пись-чтение в блоки 31 и 32 и прохождение на выходы узла 4520 задержки сигнала либо с первого31, либо с второ:о 32 блоков, темсамым осуществляеся задержка на строку. На выходах узл, 20 задержки сигнал от каждой строки появляется лишьпосле того, как она целиком запишется в блок оперативной памяти, формирование адресов записи в блоки 31 и32 осуществляется счетчик;,ч 29, который считает частоту Р , и .".танавливается частотой строк Р (с."рочнымсинхронизирующим импульсом).Таким образом, в устройств обеспечивается повышение информатиь 1 ости без снижения помехоустойчивости ибез ухудшения качества декодируемыхизображений .Формула изобретения1 . Устройство для кодирования и декодирования цифрового телевизионного сигнала, состоящее из кодера и декодера, кодер содержит аналого.-цифровой преобразователь, информационный вход которого является информационным входом устройства, а выход соединен с информационными входами преобразователя последовательного кода в паралелльный, выходы старших разрядов которого подключень 1 к первым информационным входам преобразователя параллельного кода в последовательный и к входам блока суммирования по модулю два, выходы остальных разрядов преобразователя последовательного кода в параллельный, кроме младших, соединены с вторыми информационнь 1 ми входами преобразователя параллельного кода в последовательный, выходы которого являются выходами кодера, декодер содержит входной регистр, инФормационные входы которого являются информационными входами декодера, параллельные выходы входного регистра соединены с входами блока суммирования по модулю два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, последовательные выходы входного регистра подключены к первым информационным входам первого мультиплексора, выходы которого сое - динены с информационными входами цифроаналогового преобразователя, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения информативности устройства без снижения помехоустойчивости кодированного сигнала и без потери качества передаваемого изображения, в кодер введены блок мультиплексирования, дешифратор и генератор псевдослучайной последовательности, вход синхронизации которого является входом кадровой синхронизации кодера, выходы генератора псевдослучайной последовательности соединены с входами дешифратора, выходы которого, выходы младших разрядов преобразователя последовательного кода в параллельный и выход блока суммирования по модулю два подключены соответственно к адресным, первым информационным и вто 1 566485рому информационному входам блока мультиплексирования, выходы которого соединены с третъими информационными входами преобразователя параллельного5 кода в последовательный, тактовый вход которого объединен с тактовыми входами преобразователя последовательного кода в параллельный и аналогоцифрового преобразователя и является тактовым входом кодера, вход дискретизации аналого-цифрового преобразователя является первым входом дискретизации кодера, тактовый вход генера - тора псевдослучайной последовательно сти объединен с входом разрешения записи преобразователя параллельного кода в последовательный и является вторым входом дискретизации кодера, в декодер введены второй мультиплексор, триггер, узел задержки и генератор псевдослучайной последовательности, вход синхронизации которого является входом кадровой синхронизации декодера, выходы генератора псев дослучайной последовательности соединены с управляющими входами второго мультиплексора, информационные входы которого подключены к параллельным выходам входного регистра, тактовый 30 вход которого объединен с тактовыми входами узла задержки и цифроаналогового преобразователя и является тактовым входом декодера, вход синхрононизации узла задержки является входом 35 строчной синхронизации декодера, ин - формационные входы и выходы узла задержки подключены соответственно к последовательным выходам входного регистра и вторым информационным входам 40 первого мультиплексора, вход дискретиэации цифроаналогового преобраэоватЕ- ля является первым входом дискретизации декодера, выходы блока суммирования по модулю два и второго мультиплексора соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к инФормационному входу триггера, тактовый вход которого объединен с тактовым входом генератора псевдослучайной последовательности и является вторым входом дискретизации декодера, выход триггера соединен с управляющим входом первого мультиплексора,12. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел задеря ки содержит первый и второй блоки оперативной памятимультиплексор, элемент НЕ, счетчик импульсов и триггер, вход которого объединен с вхо- . дом обнуления счетчика импульсов и является тактовым входоМ узла, выход триггера подключен к управляющнм входам мультиплексора и первого блока оперативной памяти и входу элемента НЕ, выход которого соединен с управляющим входом второго блока оперативной памяти, выходы счетчика импульсов подключены к адресным входам блоков оперативной памяти, инФормационные входы которых соответственно объединены и являются инФормационными входами узла, вход обнуления счетчика импульсов является входом синхронизации узла, выходы блоков оперативной памяти соединены с соответствующими информационными входами мультиплексора, выходы которого являются выходами узла.11566485 Составитль О, Ревинский Техред И.Ходанич Корректор Н.Ревская Редактор И. Шулла Заказ 1228 Тираяг 662 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 45 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101