Устройство для управления регенерацией информации в динамической памяти

СОВХОЗ СОЕЕТСКИХСОЦИАЛИСТ ИЧЕСНРЕСПУБЛИК 091 (Ш 1224 4 С 11 С 21/00, Т 1/ тво СССР00, 1986.о СССР00, 1986. 4) УСТРОЙСТВРАЦИЕЙ ИНФОРМАЦИИ УПРАВЛЕВ ДИН РЕ ГЕКОЙ вычисть ис- ератива осноой дина- тенияя устройГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР(71) Львовский политехнический институт им. Ленинского комсомола (72) П.А.Кондратов, О.К.Мешков и И.Б.Боженко(57) Изобретение относится к лительной технике и может б пользовано при построении оп ных запоминающих устройств н ве элементов полупроводников мической памяти. Цель изобре расширение области применени ства за счет произвольной внешнейадресации памяти. Устройство содержит блоки 1, 2 и 10 синхронизации,памяти и анализа адреса, преобразователи 3, 4 кода, регистры 5, 6, приоритетные шифраторы 7, 8, мультиплексор 9, элемент ИЛИ 11. Устройство работает в режимах обслуживаниявнешних обращений и регенерации,Признаки внешних обращений группируются в байты и запоминаются в бло"ке памяти. Байты, полнос:ыо заполненные признаками, обнулцются и отмечаются флажками в соответствующихим разрядах регистра. Повторная запись признаков в обнуленные в текущем цикле внешнего обращения байтыблокирует блок анализа адреса который ведет анализ состояния регистра. В процессе регенерации из блока памяти считываются только банты,не отмеченные в регистре, и по нимопределяются адреса регенерации.5 ил.Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на основе5 элементов полупроводниковой динамической памяти.Цель изобретения - расширение области применения устройства за счет произвольной внешней адресации 10 памяти.На фиг.1 изображена функциональная схема устройства; на Фиг.2 - функциональная схема преобразователя кода адреса; на фиг,З - Функциональ ная .схема блока анализа адреса; на фиг.4 и 5 - временные диаграммы работы устройства в режимах соответственно внешнего обращения и регенерации. 20Устройство (Фиг.1) содержит блок 1 синхронизации, блок 2 памяти, преобразователи 3 и 4 кодов, регистры 5 и 6, приоритетные шифраторы 7 и 8, мультиплексор 9, блок 1 О анализа адреса, элемент ИЛИ 11, вход 12 запуска, адресные входы 13, адресные выходы 14 младших разрядов и адресные выходы 15 старших разрядов.Преобразователи 3 и 4 кода (фиг,2) 30 содержат дешифратор 16, элементы ИЛИ 17, И 18 и элемент И-НЕ 19.Блок 14 анализа адреаа (фиг.З) содержит элементы И 20 и ИЛИ 21.На Фиг.4 и 5 обозначены: а-г - выходы блока 1 синхронизации, д, есостояния выходов 15 и 14 устройства; ж-и - состояния первого, второго и восьмого разрядов дешифратора 16 преобразователя 4; к - выход запроса 40 преобразователя 4; л, м - выходы первого и шестнадцатого. разрядов ре/гистра 5; н - выход запроса шифратора 7; о-р - выходы первого, второго и восьмого разрядов блока 2 памяти; с-у - выходы первого, второго и восьмого разрядов регистра 6. На фиг,4 дополнительно обозначены участки: 1 - внешняя выборка по первым двум АК; 11 - выборка по последним из АК, установка сигнала запроса шифратора 4 и повторная адресация по начальному адресу 111- переключение АК ; 17 - установка режима регенерации и возврат к реют внешнего обращения,Устройство предназначено для управления адресацией динамической памяти, в которой для регенерации опрашиваются 128 столбцов по семи разрядам строчных адресов (например, серии К 565). В качестве АК, приняты четыре старших разряда АК 7-4, в качестве АК- АК 3-1. Блок 1 синхронизации выполнен. на основе микросхемы ПЗУ К 155 РЕЗ, в кбтором используется объем 12 х 4 бит. Блок 2 памяти представляет обой матрицу 8 х 16, реализованную на основе микросхем статической многоразрядной памяти К 531 РУ 8. Преобразователи 3 и 4 кодов выполнены как дешифраторы двоичного кода в пространственный, первый 3- как дешифратор (4-16-разрядным,второй - 3-8-разрядным). . Регистры 5 и 6 выполнены на основе микросхем К 555 Ж 9, первый 5-16-разрядным, второй 6-8-разрядным. Приоритетные шифраторы 7 и 8 выполнены как преобразователи пространственных сигналов в двоичный код,намикросхемах К 155 ИВ 1, первый .7 - как преобразователь (16- 4-разрядным), второй - 8-3-разрядньж. Мультиплексор 9 выполнен на микросхемах К 555 КП 11.Устройство работает следующим образом.Режим внешнего обращения задается уровнем логической " 1" с выхода 1.3 блока 1 синхронизации (фиг.4 а).Строчные адреса (Фиг.4 д,е) поступают синхронно сигналам с 1.3 (фиг.4 г). Мультиплексор 9 подключает к выходам 14 сигналы АК, к 15 - АКсткоторые поступают по входу 13. По АК,т иэ обнуленного в течение цикла регенерации блока 2 памяти выбирается байт, заносящийся по сигналу 1.5 (фиг.4 в) в регистр 6 (Фиг,4 с-у), По АК дешифратор 16 преобразователя 4 Формирует признак внешнего обращения уровня "1", соответствующий этому АК (Фиг.4 ж-и). Затем он элементами 17 складывается по,ИЛИ с предыдущими признаками обращения по данному АК , зафиксированными в регистре 6Через элементы И 18 эта информация поступает на информационный вход блока 2 памяти, Одновременнопо данному АК , дешифратор 16 преобразователя 3 по его второму информационному выходу определяет разряд регистра 5, соответствующий этому АК . Соответствующий этому разряду элемент И 20 блока 10 анализа адреса через элемент ИПИ 21 передает состояниеразряда на выход блока 10. Если выход в состоянии "О", через элемент ИПИ 11 передается инверсный сигнал 1.6 записи в блок 2 памяти (фиг.4 б, ж, л) и информация с преобразователя 4, соответствующая АКзапоминается по АК (фиг.4 о). Затем из блока 2 памяти выбирается следующий байт по следующему АК . Так обнуленные за цикл регенерации ячеики блока 2 памяти устанавливаются ь "1" по строчным адресам внешних обращений,В случае, когда внешняя выборка происходит по всем АКопределенного АК , при выборе из блока 2 па,яти при поступлении последнего из этих адресов записи этого байта в регистр 6 (Фиг.4 в, о-у) и сложении содержимого р гистра с последним признаком выборки все выхоцы элементов ИЛИ 17 преобразователя 4 устанавливаются в "1" и элемент И-НЕ 19 выдает "0" на выход запроса преобразователя 4 (фиг,4 и, к, с, т). Этот "О" через вход управления преобразователя 4 поступает на его элементы И 18, информационные выходы преобразователя 4 сбрасываются в "0", По сигналу 1.2 это состояние заносится в блок 2 памяти, Одновременно ссстояние "О" на выходе запроса пре" образователч 4 разрешает запись в регистр 5 по сигналу , 1.3 (Фиг,4 г.к) признака внешних обращений по всем АКданного АК (фиг,4 л), который Формирует преобразователь 3 на своем первом информационном выходе, При поступлении следующего адреса сигнал запроса сбрасывается, Так при обращении по всем АКс общим АК во всех разрядах байта, хранящегося в блоке 2 памяти по адресу АК , устанавливаются в "0", а в регистре 5 - признак внешнего обращения уровня 1" в разряде, соответствующем этому, АК . .В случае, если. внешнее обращение вновь произойдет по этому АК блок 10 подключит соответствующий этому АКи уже установленный в "1" разряд регистра 5 к входу элемента ИЛИ 11 и повторная запись признака внешнего обращения в уже обнуленный байт признаков будет заблокирована.Если внешнее обращение велось по всем АК 1-7, то все разряды регистра 5 окажутся установленными ва все байты, хранящиеся в блоке 2 памяти, обнуленными. Тогда 5 10 15 20 25 30 35 40 45 50 55 при переходе в режим регенерации шифратор 7 выдает сигнал запроса(Фиг,4 н), по которому регистр 5 обнуляется и устройство вновь становится готовым к работе в режиме обслуживания внешнего обмена.В режиме регенерации мультиплексор 9 подключает к выходам 14 устройства выходы шифратора 8, а к выходам 15 - выходы шиФратора 7, АК,определяются по отсутствию признаков внешнего обращения в регистре 5,АК - по регистру 6. Шифратор 7 формирует код, соответствующий первомуиз обнуленных разрядов регистра 5,По нему из блока 2 памяти выбирается информационный байт и заносится врегистр 6. Шифратор 8 Формирует АК ,соответствующий первому из "0" на выходах регистра 6. Преобразователь4 устанавливает " 1" в разряде, соответствующему этому АК,и складывает его с содержимым регистра 6. Этаинформация па сигналу 1.6 (фиг,5 б) записывается в блок 2 памяти (фиг.5 о-р) и по сигналу 1,5 (фиг,5 в) перезаписывается в регистр 6 (фиг.5 с-у). Тем самым первый из 0" на выходах шифратора 8 сбрась-,зется и наего выходах устанавливается АК,соответствующий следующему из "0", Поскольку блок 2 памяти вь 1 бирается только по тем АК, , которые соответствуют обнуленным разрядам регистра5, выход блока 10 опроса при регенерации постоянно в состоянии "О" и сигналы . аписи в блок 2 памяти не блокируются. Формирование кодов АК продолжается на выходах шифратора 8 кода, соответствующего последнему из "0" на выходах регистра 6, При сложении по ИЛИ в преобразователе . 4 кода этого последнего АКс кодом, соответствующим предьцущему АКи установленным в регистре 6выход запроса преобразовате" ля 4 устанавливается в "О" (фиг,5 к). Информация на выходе преобразователя 4 сбрасывается,и по сигнзлу 1.6 в блок 2 памяти по данному АК. заносится нулевой байт, Наличие сигнала запроса разрешает затем запись в регистр 5 по сигналу 1,3 (фиг.5 г) кода, образованного в преобразователе 3 сложением по ИЛИ содержимого регистра 5 с преобразованным в пространственный код АК, (фиг,5 л,м), В результате первый из "О" на вхо 51 дах шифратора 7 сбрасывается, на его выходах устанавливается АК соответствующий следующему "О" на выходах регистра 5. Процесс продол жается до установки в " 1" последнего из обнуленных разрядов регистра 5, после чего шифратор 7 выдает сигнал запроса (Фиг.5 н), по которому регистр 5 сбрасывается,и выдает сигнал окончания регенерации.Таким образом, в предлагаемом устройстве не только сокращается длительность цикла регенерации с ростом .числа адресуемых по внешним обращениям столбцов динамической памяти в течение допустимого периода регенерации, но и обеспечиваетСя возможность повторного обращения к уже выбранным ячейкам - произволь ная адресация.Формула изобретенияУстройство для управления регенерацией информаций в динамической памяти, содержащее блок памяти,мультиплексор, первый и второй преобразователи кодов, первый и второй регистры, первый и второй приоритетные шифраторы, блок синхронизации, первый вход которого является входом запуска устройства, второй вход блока синхронизации подключен к выходу запроса первого приоритетного шифратора и к входу сброса первого регистра, информационные входы которого подключены к выходам первой группы первого,преобразователя кодов а выходы - к входам первой группы первого преобразователя кодов, и к информационным входам первого приоритетного шифратора выходы .группь, которого подключены к информационным входам первой группы мультиплексора, информационные входы вто" рой группы которого являются адресными входами устройства, информаци 471224 6онные входы третьей группы мультиплексора подключены к выходам второго приоритетного шифратора, входы 5которого подключены к выходам второго регистра и к входам первой группы второго преобразователя кодов,информационные выходы которого под"ключены к информационным входам блока памяти, выходы которого подключены к информационным входам второгорегистра, выходы первой группы мультиплексора являются адресными выходами младших разрядов устройства и 15 подключены к входам ВТОРОЙ ГРуппывторого преобразователя кодов, входразрешения которого подключен квыходу запроса второго преобразователи кодов и к входу разрешения первого регистра, выходы второй группымультиплексора являются адресными выходами старших разрядов устройстваи подключены к адресным входам блока памяти и к входам второй группы 25 первого преобразователя кодов, первый выход блока синхронизации подключен к сннхровходу первого регистра, второй выход блока синхронизации подключен к управляющему входумультиплексора и к входу разрешенияпервого приоритетного шифратора, третий выход блока синхронизации подключен к синхровходу Второго реги"стра, о т л и ч а ю щ е е с я тем,,что, с целью расширения области приЗ 5 менения устройства за счет произвольной внешней адресации памяти, оно содержит блок анализа адреса и элементИЛИ, выход которого подключен к входурежима блока памяти, первый н второй 40входи элемента ИДИ подключены соответственно к четвертому выходу блокасинхронизации и к выходу блока анализа адреса, входы первой и второй,групп которого подключены соответственно к выходам второй группы первого преобразователя кодов и к выходам первого регистра.1471224 Составитель СЛустенТехред Л.Сердюкова авцова рек Редактор А.Мотыл каз 1612/52 Тираж 558 ПодписноеНИИПИ Государственного комитета до изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5 ГКНТ ССС Производственно-издательский комбинат Патент , г. Ужгород, ул. аг рН НГага ина 10