Цифровой преобразователь координат

1257638 Составитель 3. ШершневТехред И. Попович актор Н. Швыд рекгор Л. Пата каз 49 7/47 Тираж 671 ПодписноВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, 3-35, Раушская наб., д. 4/5 Проектная,Производственно-полиграфическое предприятие, г. УжгородИзобретение относится к вычислительной технике и предназначено длявыполнения операции преобразованиякодов прямоугольных координат У и Хв коды полярных координат г и д измеряемой величины и может быть, вчастности, испольэовано при построении специализированного цифровоговычислителя (СЦВ) и генератора окружностей телевизионного устройства отраженйя информации (УОИ) метеорологической радиолокационной станции(МРЛ).Цель изобретения - упрощение иповышение быстродействия цифровогопреобразователя координат (ЦПК),На фиг. 1 представлена структурная схема ЦПК; на фиг. 2 - функциональная схема синусного преобразователя; на фиг. 3 - то же,накапливающего сумматора; на фиг.4 то же, блока управления; на фиг.5то же, блока синхронизации.Структурная схема ЦПК (фиг. 1)содержит первый 1 и второй 2 счетчики, квадратор, первый 3 и второй 4счетчики квадратора, блок 5 синхронизации, накапливающий сумматор 6,блок 7 управления, блок 8 элементовИСКЛЮЧА 1 ОЩЕЕ ИЛИ, синусный преобразователь 9., первый 10 и второй 11 элементы ЗИИИЛИ, элемент 12 И,и-входовый элемент И 13, вход 14 запуска, тактовый вход 15, выход 16задания режима работы счетчика 3,выход 17 переноса и выход 18 суммынакапливающего сумматора б, первый19 и второй 20 выходы блока 7, с первого по тринадцатый выходы 21-33 блока 5, третий выход 34 блока 7, выходы 35 и Зб режимов вычитания счетчиков 1 и 2 соответственно, выход 37преобразователя 9, входы 38 и 39знаковых разрядов кодов прямоугольных координат, входы 40 и 41 модулейпрямоугольных координат, выход 42блока 8, выход 43 счетчика 3 и выход44 счетчика 4,Синусный преобразователь 9 (фиг.2)содержит двоичный умножитель 45, счетчик 46, блок 47 постоянной памяти, первый 48, второй 49 и третий 50 инверторы и элемент И 51. Накапливающий сумматор 6 (фиг. 3)содержит регистр 52, сумматор 53,первый 54 и второй 55 элементы И иэлемент ЗИ 56. Блок 7 управления (фиг. 4) содер -жит первый 57, второй 58 и третий 59триггеры, элемент И 60, первый 61и второй 62 элементы 2 ИИЛИ, элемент ИЛИ 63 и второй 64 и первый 65элементы ИСКЛЮЧАЯРЕ ИЛИ.Блок 5 синхронизации (фиг. 5) содержит первый 66 и второй 67 триггеры, сдвиговый регистр 68, элементО 6 ИЛИ 69, элемент ЗИЛИ 70, элементыИ 71-83 соответственно с первого потринадцатый, первый 84 и второй 85элементы ЗИ и элементы ИЛИ 86-90соответственно с первого по пятый,5 В процессе работы ЦПК на входахи выходах его узлов и элементов вырабатываются коды, импульсы и логические сигналы, обозначаемые соответственно буквами "Ф", "И" и "Г", после20 каждой из которых стоит номер входаили выхода ЦПК или номер выхода соответствующего узла или элемента,на выходе которого формируется сигналили синхронизирующие импульсы либоимпульсы соответствующего числоимпульсного кода, обозначаемые такжеФ,буквой Ис соответствующимномером.Таким образом на ЦПК поступаютимпульсы запуска И 14, тактовые имЗО пульсы ТИ 15 (на временной оси этиимпульсы расположены так, что заднийфронт каждого И 14 формируется несколько позже окончания фронта импульса ТИ 15 коды ф 40=У, Ф 41=Хи сигналы П 38=У и П 39=Х знаковыхразрядов прямых кодов прямоугольныхкоординат У и Х соответственно.По входным импульсам и кодам вЦПК формируются коды Ф 42, ф 43, ф 44,40 Ф 46, ф 47, ф 52 и Ф 53,импульсы И 16, И 18==П 57 Ч 159, П 20=П 65=П 59 ЮП 34, П 23=П 84,П 26=П 67, П 32=П 89, П 34=П 64=П 38 ЙП 39,П 50, П 74, ПЯб=ПббчП 19, П 87, а такжесигналы ПС, ПС 2, ПСЗ и ПС 4 четырехтактов С 1, С 2, СЗ, С 4 вычислений,вырабатываемые на выходах регистра 68Функционирует ЦПК дробной и числоимпульсной арифметикой таким обра 55 зом что каждому его и-разрядномудвоичному операнду е бХ 1, У, Г,Усоответствует число2 е,. (1)1257638 5и один ИЗЗ И 27, в тактах С 1 и С 2 вырабатывается сигнал П 32=ПС 1 ЧПС 2=1, в тактах С 2 и СЗ - сигнал П 87=ПС 27 чПСЭ 1, а в конце каждого такта генерируется И 69, после окончания которого содержимое регистра 68 сдвигается вправо, обеспечивая тем самым требуемую последовательность тактов вычислений в каждом из периодов.В периоде Т 1 в такте С 2 генерируется один импульс И 31, в такте СЗ - по одному импульсу И 31 и И 16, в так те С 4 генерируется один импульс И 21, а в периоде Т 2 в тактах С 2, СЗ и С 4 генерируется по одному импульсу И 31, И 28 и И 22 соответственно.Каждый такт СЗ периода Т 1 состоит йз двух частей, первая из которых выполняется при П 23=0, а вторая - при П 23=1.20По сигналу П 23 и коду Ф 44 блок 8 вырабатывает кодФ 42=Ф 44 П 23Ф 44 П 23, (13) а по коду Ф 42 после окончания каждого имттульса И 37 в регистр 52 нако пителя 6 добавляется в тактах С 2 и СЗ периода Т 1 кодФ 42 =Ф 42 2 +2 , (14) а в такте С 2 периода Т 2-кодФ 42 =ф 42=г 2 1 (15) 30 где Ф 42 (или Ф 42 ) - код второго% Фслагаемогосумматора 53;Ф 44 - код, обратныйкоду Ф 44.35 Синусный преобразователь 9 на выходе 37 формирует импульсы И 37 так, что в периоде Т 1 И 37-"И 24, а в такте, С 2 периода Т 2 И 37=ЧИК эпо(С). При 40 этом на каждом участке аппроксимации числоимпульсов приращения кода ЧИК эхпс(С) вырабатывается двоичным умножителем 45 по формуле умножения на цифровом интеграторе с последова тельным переносом ФИ,(,) -,. еп 1 К, , 1 мИ 1 +2й 2, К все(С), (16) 50 где епС - знак операции выделенияцелой части числа; "6 у " ЧИК пРиращениям (С)4аргумента 4 (С);К - разрядная цифра -горазряда б-разрядногокода углового коэффициента К Ф 47 функции синуЬса на )-ом участке аппроксимацииЕ 1, 2, ,16),Функция синуса (т,е, ЧИК э 1 пк(Своспроизводится синусным преобразователем 9 методом кусочно-линейнойаппроксимации в угле К(СМО, /4 Д,разбитом на 16 равных участков, Привоспроиэведении переход к следующемуучастку аппроксимации производитсяпо импульсу И 51 переполнения счетчика45 двоичного умножителя. После окончания И 51 содержимое 4-разрядногосчетчика 46 (микросхема 133 ИЕ 7)увеличивается на "1" и изменяет темлсамым код К=Ф 47, формируемый блоком47.В периоде Т 1 счетчики 3, 4, накапливающий сумматор, блок 8 и элементы10-13 образуют квадратор-компаратор,а в периоде Т 2 счетчик 3 и элементы10 и 11 служат для формирования колда =Ф 43, счетчик 4 выполняет функции регистра, а накопитель 6 по И 37=(17)умножения на цифровом интеграторес параллельным переносом. Блок 7 (фиг, 4) служит. для выработки сигналов П 19, П 20 и П 34 с по-: мощью импульсов И 14, ИЗО, И 31, И 35, И 36 и сигналов П 32, П 38 и П 39.Начальная установка в "0" триггера 59 осуществляется по И 14, а триггеров 57 и 58 - по ИЗО=И 141 И 21. В начале каждого из периодов Т 1 и Т 2 триггеры 57 и 58 находятся в "0", а триггер 59 находится в "0" только в начале периода Т 1, а в такте С 1 или С 2 периода Т 1 устанавливается в состояние, определяющее выработку сигнала П 59 согласно выражению (9), т.е. триггер 59 переключается в "1" тольЛ ако при условии У 1 Х. Это осущестявляется с помощью сигнала П 32=ПС 11 чПС 2 по импульсу И 36, генерируемому или в такте С 1 любого периода т,е. при Х=О), или в такте С 2 при 1 У 1 З 1 Х 1 ФО В процессе выполнения вычисленийэлементы 61 и 62 на счетных входахтриггеров 57 и 58 формируют импульсыИ 61 И 35 чИ 31 И 57;И 62 ИЗбчИ 31 П 57 П 58, (18)257 О 5 7В периоде Т первый импульс И 61 (или И 62) генерируется по И 35 (или И 36) и переключает триггер 57 (или 58) в "1": вырабатывается сигнал П 19=1, означающий, что И=11 (или 11 =11 ), По сигналу П 19=1 блок 5 генерирует один импульс И 31, по которому в блоке 7 генерируется только один из импульсов И 61, И 62, устанавливающий в "0" один из триггеров 57, 58.С учетом изложенного рассмотрим, как в ЦПК осуществ,яется вычисление в периоде Т 1 кода г, а в периоде Т 2 - кода уУстановка начальных условий вычислений в периоде Т осуществляется по И 14 и И 30=14.По окончании И 14 регистр 68 вырабатывает сигнал ПС 1=1 и по очередно му ТИ 15 генерируется И 27, по которому вырабатывается по одному импульсу ИЗЗ и И 69. Окончание ИЗЗ отмечается уменьшением на "1" содержимого каж - дого иэ счетчиков 1, 2, а окончание 25 И 69 И 27 - переключением регистра 68 в состояние "0100", в котором вырабатывается сигнал ПС 2=1 такта С 2.В такте С 2 формируются импульсыИ 29=И 85=И 75, И 24=И 90=ИВО=И 29, ИЗЗ= Зо =И 29 и И 37=И 24, а по сигналу И 23=0 счетчики 3, 4, накапливающий сумматор 6, блок 8 и элементы 10-13 образуют квадратор, реализующий по ЧИК ЕС)=И 29=И 24=ИЗЗ=И 37 алгоритм Е(С)3 ="."(С)-2 Ч =Е(С+Е(С) ч 21 +2 2 л (19) где С=1, 2, - точки текущего времени, отсчитываемыепо импульсам кода 40Б.При этом (и) старших и (и+1)младших разрядов кодаЕ(С) вырабатываются счетчиком 3 и накапливающим сумматором б соответственно. Это осуществляется за счет того, что при П 23=0, П 18=1 по каждому И 24 формируется И 11, который формируется счетчиком 3 с весом 2 " , а по каждому И 37=И 24 содержимое регистра 52 увели О чивается на величину Ф 42 =Е(С)2 1+2 , где Е(С)=Ф 44=Ф 42 в момент действия И 24.В такте С 2 вычисление по алгоритму (19) продолжаются до появления сигнала П 19=П 57 чП 58=1. Сигнал П 191 фиксирует момент равенства кода Е(С) кодуЯ илиХ. Это осуществляеТся 638 8за счет того, что по ИЗЗ=И 24=ЧИК Е(С)при р= УХ формируется И 35, прил л л лр=- 1 ХФУформируется ИЗб, при р=аИ 35 и ИЗб формируются одновременно,а после окончания И 35 или И 36 вырабатывается сигнал П 19=1, запрещаюуийформирование И 29 (или т,е. ЧИК Е(Си разрешающий формирование импульсов И 31, И 73=И 31 и И 69=И 73. Послеокончания указанных импульсов регистр68 переключается в состояние "0010"лтакта С 31 в начале которого Ф 44=р,а Е (С)=р,В первой части такта СЗ импульсыИ 24 не вырабатываются, импульсы И 29суммируются счетчиком 4, а импульсыИЗЗ=И 29 вычитаются счетчиками 1 и 2,Этот процесс продолжается до тех пор,пока не переполнится один из счетчиков 1, 2, что отмечается появлениемсигнала П 19=1. В связи с этим в начале второй части такта СЗ в счетчилке 4 содержишься код Ф 44=с 1, а в счетчике 3 и накапливающем сумматоре 6 -код рВо второй части такта СЗ по скг"налу Н 23= формируется И 24=И 90 И 81(при П 86=П 19=П 23=1 формируется первый И 81, по которому триггер 66 устанавливается в "1" и в дальнейшемП 86=П 66=1). В течение второй частитакта СЗ по каждому И 29 содержимоесчетчика 4 при Ф 44 с(1-2 " ) увеличивается на один квант, а по каждомуИ 24 содержимое счетчика 3 и накапливающего сумматора 6 уменьшается наФ 42 =1442 ) +2 =Е(С)л 2 " ++2 ". Это осуществляется за счет того, что накапливающий сумматор 6 по каждому И 37 производит суммирование без знаковых разрядов кода ф 520 с дополнительным кодом (-Ф 42" )сО, а в момент действия И 37=И 24 на выходе переполнения сумматора 53 вырабатывается сигнал1 при (Ф 52- Ф 42 )О, т.е. пеиполнения 1 Рнет чч 0 при (Ф 52- Ф 42 )с О, т.е. отрицательное переполнение по которому элемент 1 О при П 17=0 ге нерирует И 10, уменьшающий на содержимое счетчика 3. Поэтому после окончания каждого ИЗ 7=И 24 в счетчике1257 ционным входам первого и второго счетчиксв соответственно, выходы пе. реполнения первогс и второго счетчиков подключены к первому и второму входам записи аргумента блока управ 5 ления соответственно, выход переноса и выход суммы накапливающего сумматора соединены с первым и вторым входами задания режима работы блока синхронизации, первый выход блока 10 управления соединен с третьим входом задания режима работы блока синхронизации, третий выход блока управления ч выход знакового разряда второго аргумента преобразователя являются 5 группой выходов знака преобразователя, о т л и ч а ю щ и й с я тем, что, с целью упрощения преобразователя, в него введен синусный преобразователь, а квадратор дополнительно 20 содержит два счетчика, два элемента ЗИИИЛИ, элемент И, и-входовый элемент И, вход запуска преобразова" теля соединен с входами сброса синус- ного преобразователя, блока управления, входами установки в "О" первого и второго счетчиков квадратора, шестой выход блока синхронизации соединен с третьими прямым и инверсным входами первого и второго элементов 30 ЗИИИЛИ соответственно, первым входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, седьмой и восьмой выходы блока синхронизации подключены к группе входов аргумента синусного преобразователя, вторым и четвертым входам первого и второго элементов ЗИИ 2 ИЛИ,девятый выход блока синхрочизации соединен с входом установки в "О" первого счетчика квадратора и 4 О установочным входом накапливающего сумматора, десятый и одиннадцатый выходы блока синхронизации соединены с входом записи второго счетчика квадратора и прямым входом элемента 45 И оответственно, второй, третий и четвертый выходы блока синхронизации соединены соответственно с вторым входом сброса блока управления и входами записи первого и второго счетчиков, с входом синхронизации блока управления, с входом признака режима блока управления, второй выход блока управления соединен с пятым входом первого элемента ЗИИИЛИ непосредственно и через элемент НЕ с пятым входом второго элемента ЗИИИЛИ, первые инверсный и прямой входы кото 638 12рых соединены с выходом переноса накапливающего сумматора, синхронизирующий вход которого. соединен с выходом синусного преобразователя, информационный вход накагливающего сумматора соединен с выходом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и второго элементов ЗИИ 2 ИЛИ соединены соответственно с вычитающим и суммирующим входами первого счетчика квадратора, выход которого соединен с информационным входом второго счетчика квадратора, выход которого соединен с входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходом цифрового преобразователя координат, входом и-входового элемента И, выход которого соединен с инверсным входом элемента И, выход элемента И соединен с суммирующим входом второго счетчика.2. Преобразователь по и. 1, о т - л и ч а ю щ н й с я тем, что блог управления содержит три триггера, .элемент И, два элемента 2 ИИЛИ, элемент ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы элемента ИЛИ первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно с первого по третий выходами блока управления, первый вход сброса которого подключен к входу сброса третьего триггера, второй вход сброса блока соединен с входами сброса первого и второго триггеров, вход синхронизации блока подключен к второму и третьему входам первого и второго элементов 2 ИИЛИ соответственно, вход признака режима блока соединен с первым входом элемента И, первый вход записи аргумента блока подключен к третьему входу второго элемента 2 ИИЛИ, второй вход записи аргумента блока соединен с вто-, рым входом элемента И и четвертым входом второго элемента 2 ИИЛИ, первый и второй входы знаковых разрядов аргумента блока соединены с входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к второму входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы первого и второго элемента 2 ИИЛИ соединены со счетными входами первого и второго триггеров соответственно, выход первого триггера подключен к первому и второму входам первого и второго элементов 2 ИИЛИ соответственно, к первому входу элемента ИЛИ, выход второготриггера соединен с первым входомвторого элемента ИЛИ, выход элементаИ подключен к входу установки третьего триггера, выход которого соединенс первым входом первого элементаИСКЛЮЧАЕТЕ ИЛИ. 3. Преобразователь по и. 1, о т л и ч а ю щ и Й с я тем, что синусный преобразователь содержит двоичный умножитель, счетчик, блок памяти, три инвертора, элемент И, выходы первого, второго, третьего инверторов, первый выход двоичного умножителя и его второй и третий входы инверсны, выход двоичного умножителя является выходом синусного преобразователя,вход сброса которого соединен с первыми входами счетчика и двоичногоумножителя, группа входов аргументасинусного преобразователя соединеначерез первый и второй инвертор с вторым и третьим входами двоичного умножителя, первый выход двоичного умножителя через инвертор соединен сэлементом И, первый вход которого О подключен к группе входов аргументасинусного преобразователя, выход элемента И соединен с вторым суммирующим входом счетчика, выход которогоподключен к информационному входу 15 блока памяти, выход блока памятисоединен с четвертым входом двоичного умножителя.