Преобразователь кода фибоначчи в двоичный код

"у ТОРСНОМУ СВИДЕТЕЛЬСТВУжгРенк о СССР1979,СССР1979.ИБОНАЧЧИ к Вычислипередачи ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54) ПРЕОБРАЗОВАТЕЛЬ КОДАв двоичный код; тельной технике и технике информации и может быть использован при преобразовании кода Фибоначчи сиррациональным отрицательным основа".нием в двоичный код с контролем впроцессе преобразования. Целью изобретения является повышение достоверности преобразования. Преобразовательсодержит сдвиговый регистр 1, блок 2постоянной памяти, накапливающий сумматор 3, элемент 4 ИЛИ, дешифратор 5запрещенных комбинаций, счетчик 6,информационные, разрешаюшнй, установочный и тактовый входы 7-10, информационные и контрольный выходы 11,12, 2 ил., 2 табл.1 1 1О О О О Че+ Р е-з Че+ Ре- Че %е- О СР О 1 1 ОО 2 с1 е-ЧеИзобретение относится к вычислительной технике и технике передачи информации и может быть использовано при преобразовании 1-кода фибоначчи5 с иррациональным отрицательным основанием в двоичный код с контролем в процессе преобразования.Цель изобретения - повышение дос" товерности преобразования, 10На фиг.1 представлена блок-схема преобразователя; на фиг.2 - схема сдвигового регистра.Преобразователь содержит сдвиговый регистр 1, блок 2 постоянной памяти, 5 накапливающий сумматор 3, элемент ИЛИ 4, дешифратор 5 запрещенных комбинаций, счетчик б, информационные, раз" решающий, установочный и тактовый входы 7-10, информационные и конт рольный выходы 1 и 2, Сдвиговый регистр 1 содержит регистры 13-16.Преобразователь работает следующим образом.Р-числа Фибоначчи с иррациональны ми отрицательными основаниями (ИОО) задаются следующим рекуррентным соотношением: О, при 1 сО1, при 1 = О-1, при 1 = 1, (1) Ц,(1-р)- ,(1-1), при11, р = О,1,3,5 35 При р = 1 веса Р-чисел Фибоначчипорождают следующий ряд: 13 -8 5 -3 2 -1 1 О 40При выполнении операции свертки для 1-чисел фибоначчи с ИОО происходит процесс замены двух единиц (1+р+1)-го и (1+)-го разрядов на единицу в 1-м разряде, а развертка - 45 в обратном порядке.Числа Фибоначчи с ИОО,. в том чис.-. ле нуль, имеют большее число кодовых представлений, которые при и-сотакже стремятся к бесконечности. Из всего множества кодовых представлений каждого числа помимо минимальной и максимальной форм для 1-чисел Фибоначчи с ИОО можно выделить кодовые представления, имеющие одинаковое количество нулей и единиц при четном количестве раэрядов. Данные кодовые представления для каждого числа называйт". ся равновесными, применение которьж в системах связи позволяет решать задачи кодовой защиты и кодовой оптими" зации информации.Для р= из (1) следует с,(1)(р,(1-2) - ср,(1"), (2)На основании (2) реализован алгоритм функционирования предлагаемого устройства, позволяющего преобразовывать одновременно по четыре разряда входного 1-кода Фибоначчи с ИОО.Для 1-кода фибоначчи с ИОО иэ четырех разрядов могут возникнуть комбинации, представленные в табл Че .Ре- е- е-э Из выражения (2) и табл, 1 следует, что двум соседним единицам в соотвествие ставится одно значение веса 1-кода Фибоначчи с ИОО.Для обеспечения необходимых параметров информационного потока в сис 1432789% , 1Чз0 0 0 0201 1 1 1 1 О 0 0 - на любом интервале кодо 1 1 0 вой посылки 25 0 0 Х Х - в начале кодовой посылки1 - в конце кодо вой посылкиХ Х 1 Преобразование кода осуществляется следующим образом,По сигналу установки, поступающему на вход 9, происходит установка в ну левое состояние накапливающего сумматора 3, в счетчик 6 записывается число и/4, где и - разрядность входного 1-кода Фибоначчи с ИОО, и по входной шине 7 исходный и-разрядный 40 1-код Фибоначчи записывается в сдвиговый регистр 1. Причем на входы и/4" разрядного сдвигового регистра 13 по.даются 1,5,9(и) разряды входного 1-кода Фибоначчи, на входы и/4- 45 разрядного сдвигового регистра 14 подаются 2,6,10(и) разряды входного 1-кода Фибоначчи, на входы и/4- разрядного сдвигового регистра 15 подаются 3,7,11(и) разряды входного 1-кода Фибоначчи, на входы и/4-разрядного сдвигового регистра 16 подаются (4,8,12 и) разряды входного 1-кода Фибоначчи. 55На выходах регистра 1 появляютсясоответственно значения и, (и),(и) и (и)-го разрядов входногокода, которые поступающие на входы темах передачи информации на кодовые посылки, представленные в равновесной ,форме, требуется наложение следующих ограничений: длина серий подряд сле" дующих одноименных символов не более трех нулей и не более трех единиц подряд; после комбинации О не может возникнуть комбинация 00; после комбинации 11 не может возникнуть комби О нация 10; кодовая посылка не может начаться с комбинациями 00 и окончиться комбинацией 11.Исходя из данных ограничений, возникают следующие запрещенные комбина" 15 ции (ХХ - разряды с любым значением (О или 1,блока 8 постоянной памяти, которыеявляются младшими разрядами кода ад, реса и поступают также на первую груп"пу входов дешифратора 5 запрещенныхкомбинаций, на вторую группу входовкоторого поступает код содержимогосчетчика 6, Этот же код поступает навторую группу входов (старшие разряды) блока 2 постоянной памяти.Дешифратор 5 анализирует четыреразряда входной кодовой посылки назапрещенные комбинации, приведенныеранее.Если появляется хотя бы одна иэзапрещенных комбинаций, на выходе дешифратора 5 появляется сигнал, свидетельствующий о нарушении формы представления входной кодовой посылки, иэтот сигнал поступает на контрольныйвыход 12 преобразователя, а также навход элемента ИЛИ 4, по которому происходит обнуление накапливающего сумматора 3, запись числа и/4. в счетчикб и повторная запись и-разрядной посылки 1-кода Фибоначчи в регистр 1.При правильной входной кодовой посылке в зависимости от установившегося кода на выходе блока 2 постояннойпамяти появляется двоичный эквивалент веса четырех разрядов 1-кода Фибоначчи с ИОО, который поступает навход накапливающего сумматора 3,Передним фронтом тактирующего импульса происходит запись сформированного двоичного эквивалента в накапливающий сумматор 3, а также уменьшается значение счетчика 6 на единицу,происходит сдвиг на четыре разрядасодержимого регистра 1, Следующие четыре разряда входного кода и новоезначение счетчика 6 поступают на входдешифратора 5 для проверки на заире-щенные комбинации и на вход блока 2постоянной памяти, где формируетсяновый двоичный эквивалент поступив-ших четырех разрядов входного 1-кодафибоначчи с ИОО.Передним фронтом следующего тактирующего импульса сформированный дво"ичный эквивалент на предыдущем тактедобавляется в накапливающий сумматор 3,Таким образом, в накапливающемсумматоре 3 происходит накоплениедвоичных эквивалентов разрядов 1-ко-ды Фибоначчи с ИОО.За и/4 тактов в двоичном накапливающем сумматоре 3 произойдет накоп,16 15 14 13 12 11 10 9 8 7 б 5 4 3 2 1 610 -377 233 -144 89 -55 34 -21 13 -8 5 -3 2 -1 1 0 Преобразование 16-разрядного входного 1-кода фибоначчи осуществляиЕтся за ( -+ 1)тактов, т. е. в данном случае за пять тактов. Таблица 2 Адрес АЗУ Тактпреобразования Результат преобразования Значение счетчика О ОО 1 ПЗУ,О О О 0 0 0 0 0 0 0 О 0 0 1 0О О 0 0 О 1 ОО О 0 0 О 1 1 0 0 1 0 0 0 1 0 1 11 1 1 1 1 1 1 1 О1 1 О 1 100 О 11 О ПЗУ, 0 1 1 011 1 1О 1 ПЗУ; 0 1 О 1 010 ление двоичных эквивалентов (- - )п4,групп (по четыре разряда в каждойгруппе) входного 1-кода Фибоначчи,а также будет сформирован двоичныйэквивалент последней группы разрядоввходного 1-кода Фибоначчи, запись ко"торого в накапливающий сумматор 3осуществится передним фронтом последнего тактового импульса, с приходомкоторого содержимое регистра 1 исчетчика 6 станет равным нулю. В этот,момент дешифратор 5 не должен вырабо"тать сигнал ошибки, хотя и появятсячетыре нуля на п (и), (и), (и)выходах регистра 1, так как все информационные группы входного кода ужепроанализированы и сформированы их,двоичные эквиваленты,Таким образом, результат преобраэования будет записан и храниться внакапливающем сумматоре 3 до оконча,ния тактирующего импульса.По окончании тактирующего импуль,са на выходе счетчика б возникает г сигнал переполнения, по которому происходит обнуление накапливающего сумматора 3, в счетчик 6 записы- Бвается число и/4, в регистр 1 записывается новое значение 1-кода фибоначчи с ИОО, Начинается преобразование очередной входной кодовой посылки. 1 О Разрешающий сигнал на входе 8 устанавливается в единичное состояние,если мы работаем с равновесной формой кода ИОО, и устанавливается в нулевое состояние, если работаем с лю Б бой другой 4 юрмой 1-кода Фиббоначи сИОО, где не требуется проверка на граничные условия (шесть запрещенныхкомбинаций) и на выходе дешифратора5 всегда будет нсль.20 П р и м е р. Преобразование 16 разрядного 1-кода Фибоначчи с ИОО,представленного в равновесной форме,в двоичный код.1 2 Б 16-разрядный 1-код- Фибоначчис ИОО имеет следующие веса: Пусть входной 16-разрядный код Фибоначчи имеет следующий вид: 1 1. ЭБО 1 1 О, 1 О 1 0 1 0 10 О.Последовательность преобразованияприведена в табл.2.1432789 Продолжение табл.2 Адрес ПЗУ.ею Результатпреобразования Тактпреобразованиях Значение КСЧ . вЧ-Дсчетчика О 1 О О О О О 1 О 1 1 О 1 О О Е, 1 1 1 1 1 1 1 1 1 1 1 П 3 У; 001 0 0 0 0 0 О 0 1 0 1 1 0 0 1 1 0 0 0 0 -0 0 0 0 0 0 0 ПЗУ 1 000 0 О 1 0 1 1 0 0 1 1(+ 179) 1форм ула изобретенияПреобразователь кода Фибоначчи в двоичный код, содержащий регистр, информационные входы которого являются информационными входами преобразователя, выходы соединены с одноименными первыми входами блока постоянной памяти, выходы которого соединены с ин- формационными входами накапливающего сумматора, выходы которого являются информационными выходами преобразователя, счетчик, тактовый вход которого является тактовым входом преобразователя, информационные выходы счетчика соединены с соответствующими вторыми входами блока постоянной памяти, о тл и ч а ю щ и й с я тем, что, с целью повышения достоверности преобразования, в преобразователь введены дешифратор запрещенных комбинаций и элемент ИЛИ, а регистр выполнен сдвиговым, первые входы дешифратора запрещенных комбинаций подключены к соот- ЗО ветствующим выходам регистра, вторыевходы дешифратора запрещенных комбинаций подключены к соответствующимвыходам счетчика, стробирующий входдешифратора запрещенных комбинацийявляется разрешающим входом преобра- ЗБэователя, а выход соединен с первымвходом элемента ИЛИ и является контрольным выходом преобразователя, выход переполнения счетчика соединен с 40 вторым входом элемента ИЛИ, третийвход которого является установочнымвходом преобразователя, а выход сое-динен с установочными входами регистра, счетчика и накапливающего сумма тора тактовые входы накапливающегосумматора и сдвигового регистра обь"единены и подключены к тактовомувходу преобразователя..3 жВ результате преобразования полу- входного 1-кода фибоначчи с ИОО: чают следующий двоичный эквивалент13432789 7 7 еплохов СоставителТехред И.Вере Редактор Л.Зай ректор Н,Корол Заказ 5464 5 ственно-полиграфическое предприятие, г. Ужгород, ул. Проектн Про Тираж 929 ВПИИПИ Государственного по делам изобретени 13035, Москва, Ж, РаувПодписи комитета СССР и открытий кая наб., д, 4