Регулируемый преобразователь переменного напряжения в переменное

(54) РЕГУЛИРПЕРЕМЕННОГО МЫИ ПРЕОБРАЗОВАТЕЛЬ РЯЖЕНИЯ В ПЕРЕМЕННОЕ(57) Изобретентехнике. Цельние надежности е относится к злезобретения - повыши исключение высш ОСУДАРСТВЕНКЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ СКОМУ СВИДБТЕЛЬСТ(56) Авторское свидетельствоВ 471578, кл, С 05 Р 1/66, 19Патент США В 3925633,кл. 219-10,49 (Н 05 В 5/04).Авторское свидетельство СССРВ 851691, кл, Н 02 М 5/257,кл. С 05 Р 1/44,гармоник в кривой питающего напряжения. Регулирование напряжения осуществляют изменением отношения числа полупериодов сети, при которых на группы встречно-параллельно включенныхтиристоров 14 подаются запускающиеимпульсы к числу полупериодов сети,при которых на выходах блоков 9 и 10формирования управляющих импульсовзапускающие импульсы отсутствуют.Блок логики 13 обеспечивает включение групп встречно-параллельно включенных тиристоров 14 в начале полупериода сетевого напряжения, полярность которого противоположнаности последнего полупериодаго напряжения в предыдущем инпроводимости, Это позволяет исключитьрежим насыщения трансформатора и вероятность сверхдопустимого тока нагрузки, 3 ил,Изобретение относится к электротехнике, а именно к устройствам длярегулирования напряжения потребителейпеременного тока промьппленной и посвьппенной частот.Цель изобретения - повьппение надежности и исключение высших гармоникв кривой питающего напряжения.На фиг, 1 представлена блок-схема 1 ппредлагаемого устройства, на фиг,2электрическая схема блока логики; нафиг. 3 - временная диаграмма, поясняющая работу устройства.Устройство содержит источник 1питания, задатчик 2, генератор 3 пилообразного напряжения, блок 4 развязки каналов управления, два блока 5и 6 формирования сигналов управления,два блока 7 и 8 коммутации,,два блока 9 и 10 формирования управ-,ляющих импульсов, два блока 11 и 12формирования синхронизирующих импульсов, блок 13 логики, две группывстречно-параллельно включенных тирис торов 14, соединенные последовательнос нагрузкой 15,Блок 13 логики (фиг. 2) содержиттрансформатор 16 тока, два диода 17и 18, два нуль-органа 19 и 20, логический элемент НЕ 2 1, два блока 22и 23 формирования задержки сигналауправления, причем вход трансформатора 16 тока. подсоединен к нагрузке,один выход через диод 17 и первыйнуль-орган 19 подсоединен к первомувходу блока 22 формирования задержкисигнала управления, второй выход через диод 18 и второй нуль-орган 20подсоединен к первому входу блока 23формирования задержки сигнала управления, к вторым входам первого 22 ивторого 23 блоков формирования задержки сигнала управления подсоединен выход первого логического элемента НЕ 421, вход которого и третий вход первого 22 и второго 23 блоков Формирования задержки сигналов управленияподсоединены к первому выходу блока4 развязки каналов управления, четвертый вход первого блока 22 Формирования задержки сигнала управленияподсоединен к одному из выходов первого блока 7 коммутации, четвертыйвход второго блока 23 формированиязадержки сигнала управления подсоединен к одному из выходов второго блока8 коммутации, пятый вход первого блока 22 формирования задержки сигнала управления подсоединен к выходу второго нуль-органа 20, пятый вход второго блока 23 Формирования задержкисигнала управления подсоединен к выходу первого нуль-органа 19, выходпервого блока 22 формирования задержки сигнала управления подсоединен кодному из входов первого блока 7 коммутации, выход второго блока 23 формирования задержки сигнала управленияподсоединен к одному из входов второго блока 8 коммутации,Блок 22 (23) формирования задержки сигнала управления содержит последовательно соединенные первый логический элемент 2 И-НЕ 24 (25), второйлогический элемент НЕ 26 (27), логическую память 28 (29), третий логический элемент НЕ 30 (31), второйлогический элемент 2 И-НЕ 32 (33),четвертый логический элемент НЕ 34(35), третий логический элемент 2 И-НЕ36 (37), пятый логический элемент НЕ38 (39). Кроме того, второй блок 23формирования задержки сигнала управления содержит дополнительно узел 40гальванической развязки, выполненный,например, на оптронных резисторах,вход которого подсоединен к выходучетвертого логического элемента НЕ35, а выход - к первому входу третьего логического элемента 2 И-НЕ 37,причем выход пятого логического элемента НЕ 38 (39) блока 22 (23) Формирования задержки сигнала управленияподсоединен к одному из входов соответствующего блока 7 и 8 коммутации,первый вход первого логического элемента 2 И-НЕ 24 (25) подсоединен квыходу первого или второго нуль-органа 19 и 20 соответственно, а второйвход - к выходу первого логическогоэлемента НЕ 21, вход которого и одиниз входов второго логического элемента 2 И-НЕ 32 (33) подсоединены к одному из выходов блока развязки каналовуправления, второй вход третьего логического элемента 2 И-НЕ 36 (37) блока 22 (23) формирования задержки сигнала управления подсоединен к одномуиз выходов соответствующего блока 7или 8 коммутации, один из входов логической памяти 28 первого блока 22формирования задержки сигнала управления подсоединен к выходу второгонуль-органа 20, а один из входов логической памяти 29 второго блока 23формирования задержки сигнала управ 1339819ления подсоединен к выходу первогонуль-органа 19.Каждый из блоков коммутации 7 и 8 содержит триггер образованный логи 15 ческими элементами 41-44, выход которого подсоединен к четвертому входу блока 22 формирования задержки сигнала управления, и два логических элемента 2 И-НЕ 45 и 46, один из входов которых подсоединен к выходу блока 22 Формирования задержки сигнала управления. Предлагаемое устройство может быть реализовано, например, на элементах серии 511,Устройство работает следующим образом,15 Пока сигналы управления отсутствуют, сигнал на выходе блока 4 равеннулю, все тиристоры групп встречно 20 параллельно включенных тиристоров 14 закрыты, и ток нагрузки 15 равен О,Логический элемент НЕ 21 Формируетна выходе сигнал логической " 1", ануль-органы 19 и 20 Формируют логический "0", При отсутствии сигналауправления на выходе блока 4 сигнална выходе блоков 7 и 8 равен 0 и логические элементы обоих блоков 22 и23 формируют на выходе логических 25 30 элементов НЕ 38 и 39 сигнал, соответствующий логическому "0",При подаче сигнала задания с задатчика 2 в момент с, (Фиг, 3) блок 4 формирует сигнал логической "1", который воздействует на логический элемент НЕ 21 и логические элементы 2 И-НЕ 32 и 33. Так как в момент с, подачи сигнала управления тиристоры закрыты, нуль-органы 19 и 20 формируют на выходе сигнал "0", На входы логических элементов 2 И-НЕ 24 и 25 блоков 22 и 23 Формирования задержки сигнала управления воздействуют 35 40 сигналы 0. Логический элемент 2 И-НЕ 45 24, . логические элементы НЕ 26 и 30, логическая память 28 и логический элемент 2 И-НЕ 25, логические элементы НЕ 27 и 31, логическая память 29 Формируют на выходе элементов НЕ 30 и 31 50 сигнал логической "1", который воздействует на логические элементы 2 ИНЕ 32 и 33 соответственно. На второй вход каждого из логических элементов 2 И-НЕ 32 и 33 в момент временивоздействует сигнал " 1" с выхода блока 4, Сигнал "0" с выхода логического элемента 2 И-НЕ 32 через логический элемент НЕ 34 воздействует на логический элемент 2 И-НЕ 36. На второй вход логического элемента 2 И-НЕ 36 воздействует сигнал с выхода блока 7 коммутации, синхронизированный передним фронтом с моментом прохождения через 0 напряжения сети (момент с ). Логический элемент 2 И-НЕ 36 и логический элемент НЕ 38 формируют в момент с сигнал логической "1", который воздействует на блок 7 коммутации, разрешая подачу управляющих импульсов на тиристоры первой группы групп встречно-параллельно включенных тиристоров 14, Сигнал "1" с выхода логического элемента 2 И-НЕ 33 в момент с, через логический элемент НЕ 35 и узел 40 гальванической развязки воздействует на логический элемент 2 И-НЕ 37, на второй вход которого воздействует сигнал с выхода блока 8 коммутации, синхронизированный с моментом прохождения через нуль напряжения сети, В момент С логический элемент 2 И - НЕ 37 и логический элемент НЕ 38 формируют логическую " 1", которая воздействует на блок 8 коммутации, разрешая подачу управляющих импульсов на тиристоры второй группы групп встречно-параллельно включенных тирнсторов 14, Таким обра= зом, при первоначальном включении устройства оба канала управления полу чают разрешение на включение тиристоров в момент с прохождения напряжения сети через нуль, Блоки 9 и 10 воздействуют на тиристоры групп встречно-параллельно включенных тиристоров 14, осуществляя их поочередную коммутацию.В момент сз окончания сигнала управления сигнал логического 0" с выхода блока 4 воздействует на логический элемент НЕ 21 и логические элементы 2 И-НЕ 32 и 33,Пусть момент с окончания сигнала управления с выхода блока 4 совпадает с интервалом проводимости первой группы тиристоров групп встречно-параллельно включенных тиристоров 14. В этом случае в момент с на входы логического элемента 2 И-НЕ 24 воздействуют две логические "1", логический элемент НЕ 26 формирует логическую "1", которая воздействует на логическую память 28. Последняя Формирует на выходе сигнал "1", который через логический элемент НЕ 30 воздействует на один из входов логического эле 1339819мента 2 И-НЕ 32, На второй вход логического элемента 2 И-НЕ 32 воздействует сигнал логического "О" с выходаблока 4Сигнал "1" с выхода логическогоэлемента 2 И-НЕ 32 воздействует черезлогический элемент НЕ 34 на один извходов логического элемента 2 И-НЕ 36,на второй вход которого воздействует 10сигнал логического "О" с выхода блока7, Логический элемент 2 И-НЕ 36 воздействует через логический элемент38 на вход блока 7, запрещая подачууправляющих импульсов на тиристоры 15первой группы бивентиля.Одновременно в момент сэ на одинвход логического элемента 2 И-НЕ 25воздействует логическая "1" с выходалогического элемента НЕ 2 1, а на второй вход - логический 0" с выходануль-органа 20. Логический элемент2 И-НЕ 25, логические элементы 27 и31 и логическая память 29 формируютна выходе логического элемента НЕ 3 1логическую 1, которая воздействуетна один вход логического элемента2 И-НЕ 33, на второй вход котороговоздействует сигнал "0" с выхода блока 4. Сигнал "1" с выхода логическогоэлемента 2 И-НЕ через логический элемент НЕ 35, узел 40 воздействует наодин из входов логического элемента2 И-НЕ 37, на второй вход котороговоздействует сигнал "О" с выхода блока 8 коммутации, Логический элемент2 И-НЕ 37 через логический элементНЕ 39 воздействует на вход блока коммутации, запрещая подачу управляющихимпульсов на тиристоры второй группы 40групп встречно-параллельно включенных тиристоров 14,В момент с подачи очередного сигнала управления с выхода блока 4сигнал логической "1" через логический элемент НЕ 21 воздействует на одиниз входов логического элемента 2 И-НЕ24 первого блока 22, на второй входкоторого воздействует сигнал "0" свыхода нуль-органа 19. Так как в момент й сигнал на втором входе логической памяти 28 равен О, логическийэлемент 2 И-НЕ 24, логические элементыНЕ 26 и 30 и логическая память 28 своего состояния и логический элементНЕ 30 на выходе формируют сигнал "0",Этот сигнал воздействует на один входлогического элемента 2 И-НЕ 32, навторой вход которого воздействует сигнал логической "1" с выхода блока 4,Логический элемент 2 И-НЕ 32 формирует сигнал " 1", который через логический элемент НЕ 34 воздействует на одиниз входов логического элемента2 И-НЕ 36, на второй вход котороговоздействует сигнал логической "1"с выхода блока 7, логический элемент2 И-НЕ 36 формирует сигнал "1", который через логический элемент НЕ 38воздействует на блок 7, запрещая подачу управляющих импульсов на тиристоры первой группы групп встречнопараллельно включенных тиристоров 14.Одновременно в момент с логический элемент И-НЕ 25, логические элементы НЕ 27 и 31 и логическая память29 формируют на выходе логическогоэлемента НЕ 3 1 сигнал логической " 1",который воздействует на один входлогического элемента 2 И-НЕ 33, навторой вход которого воздействуетсигнал "1" с выхода блока 4, Выходной .сигнал 0 логического элемента2 И-НЕ 33 через логический элементНЕ 35 и узел 40 воздействует на одинвход логического элемента 2 И-НЕ 37,на второй вход которого воздействует сигнал "0" с выхода блока 8. Выходной сигнал " 1" с выхода логического элемента 2 И-НЕ 37 через логическийэлемент НЕ 39 воздействует на входблока 8, запрещая подачу управляющихимпульсов на тиристоры второй группыгрупп встречно-параллельно включенныхтиристоров 14 до момента с , В моментвремени с блок 8 коммутации формирует на выходе синхронизированный снулем питающего напряжения сигналлогической "1", который воздействуетна второй вход логического элемента2 И-НЕ 37. Последний формирует на выходе сигнал логического "0", которыйчерез логический элемент НЕ 39 воздействует на блок 8, разрешая подачууправляющих импульсов на тиристорывторой группы групп встречно-параллельно включенных тиристоров,В моментформирования первогоимпульса тока нагрузки 15 нуль-орган20 формирует сигнал "1", который воздействует на второй вход логическойпамяти 28 первого блока 22. Логическая память 28 формирует сигнал "0",который через логические элементыНЕ 30, 34 и 38 и логические элементы2 И-НЕ 32 и 36 воздействует на входблока 7, разрешая подачу управляющих1339819 5Формула изобретения 10 15 20 25 т 30 35 40 задержки сигнала управления подсое 5динен к выходу первого нуль-органа,а вторые входы вторых логических элементов 2 И-НЕ первого и второго блоковформирования задержки сигналов управления подсоединены к выходу блокаразвязки каналов управления,импульсов на тиристоры первой группыгрупп встречно-параллельно включенныхтиристоров 14,Регулируемый преобразователь переменного напряжения в переменное, содержащий две группы встречно-параллельно включенных тиристоров и схему управления, состояшую из последовательно включенных задатчика, генератора пилообразного напряжения, блока развязки каналов управления, двух блоков формирования сигналов управления, двух блоков коммутации, двух бло ков формирования синхронизирующих импульсов, о т л и ч а ю щ и й с я .тем, что, с целью повышения надежности и исключения высших гармоник в кривой питающего напряжения, введены блок логики, содержащий трансформатор тока, два диода, два нуль-органа, логический элемент НЕ, первый и второй блоки формирования задержки сигналов управления, каждый из которых содержи последовательно соединенные первый логический элемент 2 И-НЕ, второй логический элемент НЕ, логическую память, третий логический элемент НЕ, второй логический элемент 2 И-НЕ, четвертый логический элемент НЕ, третий логический элемент 2 И-НЕ, пятый логический элемент НЕ, кроме того, второй блок формирования задержки сигналов управления содержит узел гальванической развязки, причем вход трансформатора тока включен в цепь нагрузки, один выход через диод и первый нуль- орган подсоединен к первому входу пер вого логического элемента 2 И-НЕ первого блока формирования задержки сигналов управления, второй выход трансформатора тока через второй диод и второй нуль-орган подсоединен к первому входу первого логического элемента 2 И-НЕ второго блока формирования задержки сигналов управления, выход первого логического элемента 2 ИНЕ первого блока формирования задержки сигналов управления подсоединенк первому входу логической памяти,выход которой подсоединен через третий логический элемент НЕ к первомувходу второго логического элемента2 И-НЕ, выход которого подсоединенчерез четвертый логический элементНЕ к третьему логическому элементу2 И-НЕ, выход которого через пятыйлогический элемент НЕ подсоединен квходам логических элементов 2 И-НЕ первого блока коммутации, а выход первого блока коммутации подсоединен квторому входу третьего логическогоэлемента 2 И-НЕ первого блока формирования задержки сигналов управления,выход первого логического элемента2 И-НЕ второго блока формирования задержки сигналов управления подсоединен к первому входу логической памяти, выход которой подсоединен черезтретий логический элемент НЕ к первому входу второго логического элемента 2 И-НЕ, выход которого подсоединен через четвертый логический элемент НЕ к входу узла гальваническойразвязки, выход которого подсоединенк первому входу третьего логическогоэлемента 2 И-НЕ, второй вход которогоподсоединен к выходу второго блокакоммутации, а выход через пятый логический элемент НЕ к входу второгоблока коммутации, вторые входы первыхлогических элементов 2 И-НЕ первогои второго блоков формирования задержки сигнала управления подсоединенычерез логический элемент НЕ к выходублока развязки каналов управления,второй вход логической памяти первого блока формирования задержки сигналауправления подсоединен к выходу второго нуль-органа, второй вход логической памяти второго блока формирования1339819 т Элемент емен Элемент Эчеме Элемент чМчч)Элемент актор Н.Тупи аж 659 одпи го комитета ий и открыт рет ЯРаущск на роизводственио-полиграфическое предприятие, г,ужгор,Проектная,аказ 424152 Т ВНИИПИ Государст по делам изоб 113035, Москва, фаад Составитель И,Г Техред М,Дидьк