Устройство декодирования для системы передачи цифровых сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 4 А 51)4 Ь 110 14ЕТЕЛЬСТВУ 24(21) 3864259 (22) 22.02.8 (4 б) 23.04.8 (71) Ленингр кий институт евича(72) Р.Т. Са Е.В. Медведе (53) б 21,398 (5 б) Шляпобе уммиБюл. Удский элесвязи им. отехничесА. Бонч-Брутехниий. М. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ Н АВТОРСКОУУ С фаров, Г.М. Сидельников, в и А.А. Сухинин (088.8)рский В.И. Основы ки передачи дискретных сообщен Связь, 1973, с. 329.Авторское свидетельство СССР 11 1091359, кл, Н 04 Ь 1/10, 1983. (54) УСТРОЙСТВО ДЕКОДИРОВАНИЯ ДЛЯ СИСТЕМЫ ПЕРЕДАЧИ ЦИФРОВЫХ СИГНАЛОВ (57) Изобретение относится к электро связи и может быть использовано в те леметрии и при передаче данных.В данной системе сигнал формируется пу тем кодирования каждой информационной комбинации кодом Хемминга или, другим кодом, исправляющим однократную ошибку и обнаруживающим двукратные ошибки, Затем в каждое слово (и,код) добавляется символ четности Кроме того, добавляются символы четности путем проверки на четность одноименных символов ш слов, часть из 1 юЯОив 1305 ыточных символов поэлемен руется с эталонным кодом, напримтипа М-последовательности или кодБаркера, При приеме производится восстановление элементов эталонного кода и вычисляется функция взаимнойкорреляции восстановленного и местного эталонного кодов, Основной пикэтой функции является синхросигналомгрупповой синхронизации. Затем производится проверка каждого столбца истроки на четность и вычисление длякаждой строки синдрома, формированиекода, отображающего образ ошибки, идекодирование с коррекцией ошибки либо только по синдромам, либо по пересечению сигналов нечетности строк истолбцов, либо коррекция производится в два этапа (сначала по синдрому,потом по пересечению строк и столбцов матрицы). Это позволяет повыситьпомехоустойчивость системы за счетвведения в цифровой сигнал избыточности, позволяющей исправлять всетрехкратные и значительную часть четырехкратных ошибок при сохранениивысокой помехоустойчивости трактагрупповой синхронизации. 2 з.п. ф-лы,1 13058Изобретение относится к передачеинформации и может быть использованодля декодирования цифровых сигналовпри требуемой высокой достоверностиприема информации. 5Цель изобретения - пбвышение помехоустойчивости.за счет исправлениявсех трехкратных и части четырехкратных ошибок,На фиг. 1 приведена функциональная схема устройства; на фиг, 2 - ,.функциональная схема логического блока; на фиг. 3 - функциональная схемаматричного корректора ошибок; нафиг. 4 - функциональные схемой соответственно первого, второго дешифраторов; на фиг. 5 - функциональнаясхема третьего.дешифратора.Устройство (фиг. ) содержит входы устройства 1, первый и второй блоки 2, 3 двоичных сумматоров, первый 4,второй 5, третий 6 и четвертый 7 блоки элементов И, первый 8, второй 9 итретий 10 дешифраторы, блок 11 декодеров Хемминга, матричный корректор 12ошибок, логический блок 13 и регистр 14.Логический блок 13 (фиг. 2) содержит шифратор 15 на диодах 16, образующих матрицу с горизонтальными 17 ивертикальными 18 шинами, первый 19,второй 20 и третий 21 элементы И, нагрузочные элементы 22 и источник 23питания.Матричный корректор 12 ошибок(фиг. 3) содержит первую 24 и последнюю 25 группы элементов И 26.Первый и второй дешифраторы (фиг.4)содержат диодную матрицу 27 с диодами 28 и горизонтальными 29 и вертикальными ЗО шинами, элементы ИЛИ 31,нагрузочные резисторы 32 и источник 33 питания.Третий дешифратор (фиг. 5) содержит диодную матрицу 34 с диодами 35и горизонтальными 36 и вертикальными .37 шинами, элементы ИЛИ 38, нагрузочные резисторы 39 и источник 40 питания.Устройство работает следующим образом.Входной сигнал, поступающий наустройство, представляет собой матрицу, содержащую ш слов (столбЪов) пои символов (строк) в каждом слове. Вконце каждого столбца и строки добавляется по одному символу четности, Таким образом, на вход устройства по 84 2ступает сигнал, состоящий из ш и информационных символов, затем контрольные слова длиной ш+и+1, образованныесуммированием по модулю два информационных элементов и затем результатсуммирования по модулю два контрольных слов,Сигнал синхронизации поступает на5-9 входы устройства. Одновременновходной сигнал поступает на Ь,-Ь входы устройства,В 2-ом блоке 3 двоичных сумматоров вычисляются коэффициентыМ;= О+", аЯ С,О+ К,1где а; и С; - принятые элементых-строки матрицы,Коэффициент К = О, если элементыэталонного кода, участвующие в формировании строки, имеют четное число "1". Коэффициент К = 1, если число единиц нечетное.Предварительно (на чертеже не показано) вычисляются коэффициенты,)-го столбца, К - поправочный коэффициент равный О при четном числеединиц элементов эталонного кода,участвующих в формировании 1-го столбца, К = 1 при нечетном числе единиц.В блоке декодеров Хемминга, содержащем ш декодеров, каждый декодер вычисляет синдромВ; = е е.е,е,.Если в строке матрицы вознйкаетоднократная ошибка, то синдром показывает номер искаженной в строке посыпки. По синдромам ВВ,В, .В 11блок 11 декодеров Хемминга вырабатывает сигналы для инвертирования в выходном регистре тех информационныхпосылок, которые искажены.Все символы матрицы вводятся в регистр 14. Сигналы коррекции ошибок изблока 11 декодеров Хемминга поступают в выходной регистр.1Синдром В, В . В , отображаетчисла от О (В;ОООО) до 2 - 1(В = 1111). Из блока 11 на вход первого дешифратора 8 поступают сигналыо состоянии синдромов ("О", если Б;= ОООО и "1", если В, содержит хотябы одну единицу). Первый блок 2 двоичных сумматоров выдает сигналы ош коэффициентах Ю,; , Эти коэффициентыравны "О" или "1"3 1305884 4Второй блок 3 двоичных сумматоров Если вырабатывается команда "Х+", товыдает сигналы об и коэффициентах сначала работают только декодеры Хемминга. Затем в течение д 4 произвоВторой дешифратор 9 выдает на вход дится повторное вычисление коэффицилогического блока 13 сигнал ЕК; , 5 ентов ; и (3 и коррекция оставшихэта сумма принимает значения 0,1,2, ся исправляемых ошибок матричным кор 3,4. ректором ошибок путем инвертированияТретий дешифратор 10 выдает на выявленных ошибочных символов. Затемвход логического блока 13 сигнал с.3, из выходного регистра считываются ин 1но при этом в логический блок вводят формационные символы и происходится лишь значения 0,1,2,3,4, очищение (обнуление) ячеек выходногоПервый дешифратор 8 выдает сигнал регистра.Зта сумма принимает значения0,1,2,3,4. Формула изобретения,погический блок 13 на основе ана-1. Устройство декодирования длялиза Е с;, Х Я, и В; вырабатывает системы передачи цифровых сигналовЭсодержащее регистр, первый выход коСигнал Х" означает, что произош- торогоявляется первым выходом устла ошибка г-й кратности, которая ройства, о т л и ч а ю щ е е с ядолжна быть исправлена декодером 11 тем, что, с целью повышения помехоус 20Хемминга. Сигнал "+" означает, что тойчивости путем исправления всехошибка должна быть исправлена мат- трехкратных и части четырехкратныхричным корректором 12 ошибок, на вы- ошибок, в устройство введены блокиходы которого поступают из блока,2 элементов И, блок декодеров Хемминдвоичных сумматоров сигналы ь, , а га, первый и второй блоки двоичныхиз блока 2 двоичных сумматоров сигна- сумматоров, дешифраторы, матричныйлы, Сигнал "Х+" означает, что корректор ошибок и логический блок,сначала должна быть исправлена часть выход первого блока элементов И со ошибок декодерами 11 Хемминга, а за- , единен с объединенными первыми вхотем матричным корректором 12 ошибокдами первого блока двоичных сумма 30;За время длительности кадра (мат- торов и регистра, выход второго блорицы), равной Т = Б ь, где Б - общее ка элементов И соединен с объединенчисло символов;- длительность од- . ными первым входом второго блока двоной посылки, производятся следующие ичных сумматоров и.вторым входом реоперации: 35 гистра, выход третьего блока элемен 1) съем данных в выходной регистр 14тов И соединен с первым входом блокаиз блока 2 двоичных сумматоров и бло- декодеров Хемминга, первый и второйка 11 декодеров Хемминга; на эту опе- выходы которого соединены соответстрацию отводится время Д 1, венно с третьим входом регистра и2) определение вида ошибок (опоз" первым входом первого дешифратора,40навание образа ошибок) за время М ; выходы первого блока двоичных сум 3) коррекция ошибок декодерами маторов соединены с объединеннымиХеммннга (Ы;); первыми входами второго дешифратора4) повторное вычисление коэффици- и матричного корректора ошибок, выентовии коррекцияоставшихся ходы второго блока двоичных суммато 451ошибок матричным корректором ошибок ров соединены с объединенными первым(14)1 входом третьего дешифратора, вторыми5) считывание данных из выходного входами матричного корректора оширегистра (Ь ),50бок и вторыми входами блока декодеСначала весь массив данных прохо- ров Хемминга, выходы первого, втородит через второй и третий блоки чет- го и третьего дешифраторов соединенывертых-шестых элементов И и подается соответственно с первыми, вторыми ина входы блоков 2, 3 и 11, а также третьими входами логического блока,переносится в выходной регистр 14, В, первый, второй, третий и четвертый55течение Ь 1. происходит опознавание выходы которого соединены соответстобраза ошибок и формирование команд венно с первым входом четвертого блона коррекцию. За время Д 1 исправля- ка элементов И, третьим входом матются ошибки декодерами 11 Хемминга. ричного корректора ошибок, третьимвходом блока декодеров Хемминга и объединенными четвертыми входами блока декодеров Хемминга и матричного корректора ошибок, выходы которого соединены с четвертыми входами регистра, второй и третий выходы регистра соединены соответственно с вторым и третьим входами четвертого блока элементов И, первый и второй выходы которого соединены с вторыми входами 10 соответственно первого и второго блоков двоичных сумматоров, первые входы первого, второго и третьего блоков элементов И, объединенные вторые входы первого, второго и третьего блоков элементов И, пятый вход блока декодеров Хемминга, четвертый вход четвертого блока элементов И, пятый вход регистра и объединенные вторые входы первого, второго, третьего дешифра торов и четвертый вход логического блока является соответственйЬ первым, вторым, третьим, четвертым, пятым шестым, седьмым, восьмым входами устройства.2, Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что логический блок содержит шифратор, элементы ИЛИ, нагрузочные элементы и источник питания, выход которого череэ соответствующий нагрузочный элемент соединен с первыми входами шифратора, вторые, третьи и четвертые входы шифратора являются соответственно первыми, вторыми и третьими выходами логическогоблока, объединенные первые входы первого, второго и третьего элементовИЛИ являются четвертым входом логического блока, первый выход шифратора является первым выходом блока, соответствующие вторые, третьи и четвертыевходы шифратора соединены с вторымивходами соответствующих элементов ИЛИ,выходы которых являются соответственно третьим, вторым и четвертым выходами логического блока. 3. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что матричный корректор ошибок содержит по числу разрядов декодируемого слова группы элементов И первый и объединенные вторые входы элементов И первой группы являются соответственно первым и третьим входом корректора, выходы элементов И первой группы соединены с объединенными первыми входами соответствующих элементов И остальных групп, объединенные вторые входы элементов И каждой группы кроме первой, являются вторыми входами корректора, объединенные третьи входы элементов И всех групп, кроме первой, являются четвертым входом корректора, выходы элементов И всех групп, кроме первой являются выходами корректора."а" Составитель В. БороТехред Л,Олейник А. Шандо ед Заказ 19 тета СССРкрытийнаб., д, 4/5 Производственно-полиграФическое предприятие, г,уягород, ул ктн ВНИИПИ Государственного коми по делам изобретений и о. 3035, Москва., Ж, Раунская