Многоканальное устройство тестового контроля логических узлов

Изобретение относится к автоматике и вычислительной технике и можетбыть использовано в аппаратуре тестового контроля и настройки логическихузлов и блоков.Цель изобретения - повышение достоверности контроля.На фиг,1 представлена структурнаясхема устройства; на фиг.2 - схемаблока управления; на фиг.З - блоксхема делителя времени; на фиг.4 -временная диаграмма работы устройства.Устройство содержит накопитель 1тестов с дешифратором 2 адреса,счетчик 3 адреса, контролируемый логический узел 4, блок 5 управления,делитель 6 времени,.регистр 7 метоквремени, блок 8 сравнения, и каналов9 контроля, каждый из которых содержит регистр 10 данных, регистр 11коммутации, коммутатор 12, элемент13 сравнения, а также дешифратор 14,элемент ИЛИ 15 и элемент 16 задержки,Блок 5 управления (фиг.2) содержит триггер 17, формирователи 18-20импульсов, элементы ИЛИ 21-23 и элемент 24 задержки.Делитель 6 времени (фиг.З) содержит генератор 25 импульсов времени,делитель 26 времени и счетчик 27 времени.Устройство работает следующим образом.В исходном состоянии счетчик 3 адреса, регистр 7 меток времени, делитель 6 времени, триггер 17 блока 5управления, регистр 10 данных и регистр 11 коммутации установлены в нулевое состояние,При включении переключателя "Пуск"формирователь 18 вырабатывает одиночный импульс (фиг.4,Б), который черезэлемент ИЛИ 22 с первого выхода блока 5 управления (фиг,1 и 2) черезэлемент .ИЛИ 15 поступает на вход элемента 16 задержки и иа вход синхронизации дешифратора 2 адреса накопителя 1 тестов. Так как триггер 17 находится в нулевом состоянии, с четвертого выхода блока 5 управленияпоступает разрешающий потенциал, который открывает регистр 11 коммутации (фиг.4, Ж). Поэтому информация,считанная с 0-й ячейки памяти, поступает в регистр 11 коммутации. Этотже одиночный импульс, задержанный повремени элементом 24 задержки, с вто 5 О Таким образом, первый импульс за.носит в регистр 7 коэффициент деления для меток времени генератора 25времени а также информацию о входахвыходах проверяемого логического уз 35 40 45 50 55 20 25 30 рого выхода блока 5 управления поступает на вход записи регистра 7 метоквремени и на вход синхронизации регистра 10 данных. Так как на входеразрешения регистра 10 данных в этовремя присутствует запрещающий потенциал с прямого выхода триггера 17,в регистр 10 данных не поступает, ав регистр 7 меток времени поступаетинформация о дискретности меток времени при проведении проверки данногологического узла. ла 4 в регистр 11 коммутации. Входные контакты проверяемого логического узла 4 подключаются через коммутатор 12 к регистру 10 данных, а выходные контакты объекта 4 контроля соединяются с элементом 13 сравнения. Кроме того, счетчик 3 адреса устанавливается в состояние единицы, а в делитель 26 времеви заносится коэффициент деления (дискретность меток времени) .Положительный фронт первого одиночного импульса, поступая на вход формирователя 19 импульсов, вырабатывает второй одиночный импульс (фиг,4,В), который устанавливает. триггер 17 в единичное состояние, запускает генератор 25 времени и производит считывание информации с 00. 01-й ячейки памяти, в которой хранится временная метка очередного тестового слова и тестовый набор установки в начальное состояние проверяемого логического узла 4, Этот тестовый набор обязателен для логических узлов, содержащих в себе элементы памяти, т.е. построенных на последовательностных схемах. Так как триггер17 устанавливается в единичное состояние, тестовое слово установки проверяемого логического узла 4 поступает в регистр 10 данных (фиг.4,Д) и устанавливает объект 4 контроля вначальное состояние. Одновременно сэтим в регистр 7 поступает метка времени появления очередного тестового слова, которая с выходов регистра 7 поступает на соответствующие входы.блока 8 сравнения. Считывание этогослова происходит лишь в момент совпадения текущего значения метки времени,формируемой в счетчике 27 времени,созначением метки времени, находящейся в регистре 7 меток времени. Задержанный элементом 16 задержки второй одиночный импульс устанавливает 5счетчик 3 адреса в состояние 0010,т.е. подготавливает считывание содержимого 00010-й ячейки памяти. При совпадении текущего времени с меткой времени очередного тестового слова на выходе блока 8 сравнения появляется импульс (фиг.4, К), который, поступая на вход формирователя 20 блока 5 управления, вырабатывает импульс (Фиг.4,А), который с первого и второго выходов блока 5 управления поступает на дешифратор 2 адреса (Фиг.4,И), на счетчик 3 адреса (фиг.4,3) и на входы синхронизации 20 регистра 1 О данных, При этом происходит считывание тестового слова с ячейки памяти 00010 в регистр 7 меток времени и регистр 10 данных, счетчик 3 адреса с определенной задержкой (Фиг.4,3) принимает значение 00011, на входные контакты контролируемого логического узла 4 подаются через коммутаторы 12 входные воздействия, мгновенные выходные ре акции контролируемого логического узла 4 сравниваются на элементе 3 сравнения с их эталонными значениями, которые записаны в регистре 1 О данных; Так как мгновенные реакции контролируемого логического узла появляются не на всех выходах, что зависит от внутренней структуры логического узла, то на других выходах реакции могут появиться во временном интервале, соответствующем второму, третьему и так далее тестовым слонам. Поэтому тестовые слова, записанные во второй области памяти накопителя тестов, имеют в первой области памяти 45 соответствующую временную метку, по которой производится считывание и подача тестовых воздействий и эталонные .выходных реакций в строгом соответствии с временной циклограм мой работы конкретного логического узла 4. В первой области памяти поля тестов располагаются метки времени (х+)-го тестового слова, т.е. на этапе контроля логического узла 4 55 по д-му тестовому слову регистр 7 меток времени уже содержит Я+1)-ю метку времени. В случае несовпадения выходной реакции контролируемого логического узла 4 с ее эталонным значением на регистре 1 О данных, соответствующий элемент 13 сравнения вырабатывает потенциал, который поступает на первый вход блока 5 управления и переводит триггер 7 в нулевое состояние, которое накладывает запрет на формирование последующих временных меток делителя 6 времени.При совпадении выходных реакций контролируемого логического узла 4 с их эталонными значениями делитель 6 времени не останавливается и накапливает значения временных интервалов в счетчике 2 до момента совпадения его значения с временной меткой, хранящейся в регистре 7.Дальнейшая проверка осуществляется аналогичным образом,Разрядность первой области накопителя 1 тестов определяется соотношениемИ = 1 о Я+3,где ( - общее количество тестов дляконтроля логического узла;1 - разряд, определяющий принад- .лежность информации к тестовому слову;2 - разряд метки коэффициента деления интервалов времени;3 - разряд, обозначающий код завершения контроля.Разрядность второй области накопителя 1 тестов определяется количеством входов-выходов контролируемыхлогических узлов.При дешифрации кода завершенияконтроля дешифратором 14 вырабатывается сигнал, который поступает вблок 5 управления и останавливаетработу устройства.Выходы элементов 13 сравнения могут быть выведены на индикацию, отсутствие индикации означает, что контролируемый логический узел 4 исправен,В случае несовпадения выходных ре"акций контролируемого логического узла 4 с их эталонными значениями производится останов устройства, а посостоянию элементов 13 сравнения можно судить о номере несовпадающего выходного контакта.Устройство позволяет проводитьконтроль логического узла в строгомсоответствии с рабочей последователь"ностью временных циклограмм его реального функционирования. Формула изобретения Многоканальное устройство тестового контроля логических узлов, содержащее накопитель тестов, блок управления, дешифратор, и и каналов контроля (где и - число входов-выходов контролируемого логического узла), каждый из которых содержит регистр коммутации, регистр данных, .коммутатор, элемент сравнения, причем в каждом -м канале контроля Б=,п), выход эталонного отклика регистра данных соединен с первым информационным. входом элемента сравнения, выход тестового воздействия регистра данных соединен с информационным входом коммутатора, управляющий вход которого соединен с выходом регистра коммутации, выход которого соединен с вторым информационным входом элемента сравнения и соответствующим входом-выходом контролируемого цифрового узла, при этом выходы элементов сравнения всех каналов контроля являются выходами признака ошибки устройства, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит счетчик адреса, блок сравнения, элемент ИЛИ, элемент задержки, делитель времени, регистр меток времени, а блок управления содержит три формирователя импульсов, элемент задержки, переключатель пуска, три элемента ИЛИ и триггер, причем вход первого формирователя им-. пульсов через переключатель пуска подключен к шине единичного потенциала устройства, выход первого фор- Рмирователя импульсов соединен с первым входом первого элемента ИЛИ блока управления и через второй формирователь импульсов с первым входом второго элемента ИЛИ блока управле 5 1 О 15 20 25 30 35 40 45 ния, с единичным входом триггера,входом пуска делителя времени ипервым входом элемента ИЛИ, второйвход которого соединен с выходом первого элемента ИЛИ блока управления ис вторым входом второго элемента ИЛИблока управления, выход которого через элемент задержки блока управления соединен с входами синхронизациирегистров данных всех каналов контроля и входом записи регистра метоквремени, выходы элементов сравнениявсех каналов контроля соединены спервым входом третьего элемента ИЛИблока управления, второй и третийвходы которого соединены с входомсброса устройства и выходом дешифратора, информационные входы которогосоединены с выходами регистра метоквремени, с первой группой входов блока сравнения и с информационными входами делителя времени, выходы которого соединены с второй группой входов блока сравнения, выход которогосоединен через третий формировательимпульсов с вторым вхоДом первогоэлемента ИЛИ блока управления, выходтретьего элемента ИЛИ блока управления соединен с нулевым входом триггера, прямой выход которого соединенс входами разрешения регистров данных всех каналов контроля, инверсныйвыход триггера соединен с входамиразрешения регистров коммутации всех.каналов контроля, информационные входы всех регистров данных .и регистровкоммутации всех каналов контроля соединены с выходами тестовой информации накопителя тестов, выходы полявремени которого соединень с информационными входами регистра метоквремени, выход элемента ИЛИ соединенс входом синхронизации накопителятестов и через элемент задержки,со счетным входом счетчика адреса, выходы которого соединены садресными входами накопителя тестовтор В.Синицкая Тираж 671ИИПИ Государственного комио делам изобретений и от035, Москва Ж, Раушс Заказ 5666/4 Висно По ета СССР, д.4 олиграфическое Произ ствен дактор Г.Волкова ятие, г. Ужгород,ул. Проектная