Устройство для имитации сбоев и неисправностей цифровой вычислительной машины

(я) 4 С 06 Р 11/26 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТЮ(54) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ СВОЕВИ НЕИСПРАВНОСТЕЙ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАПКНЫ(57) Изобретение может быть использовано в вычислительной технике дляпроверки и отладки программно-аппаратных средств контроля, диагностики и восстановления работосиособности цифровых вычислительных устройствпутем имитации различных видов сбоев,и неисправностей в заданные моментывремени в процессе их работы. Цельизобретения - расширение функциональных возможностей за счет возможностиформирования сигналов ошибки любойдлительности, Устройство содержитдве схемы сравнения, одна из которыхза счет связи входов с информацион-. 801265779 А 1 ными выходами первого и второго регистров обеспечивает привязку момента формирования сигнала ошибки к многоразрядному входному сигналу. Вторая схема сравнения за счет связивходов с выходом первого счетчика иинформационным выходом третьего регистра обеспечивает заданную задержку от указанного выше момента времени, а также требуеюгй период повторения сигнала ошибки в режиме многократных сбоев. Элемент ИЛИ за счетсвязи первого и второго входов с вторым информационным входом устройстваи выходом первой схемы сравнения соответственно обеспечивает управление Впервым триггером по одноразрядному имногоразрядному входному сигналу, со- Ю фответственно. Требуемая длительностьсигнала ошибки обеспечивается вторымсчетчиком, выходы которого соединены Яс неподвижиьвчи контактами первого переключателя, который коммутирует входобнуления второго триггера. Второй ффпереключатель коммутирует вход обну- (еЬления первого триггера, чем обеспечи- Сдвает режим однократных и многократныхсбоев. 1 ил. Ч20,Изобретение относится к вычислительной технике и может быть использовано для проверки и отладки программно-аппаратных средств контроля, диагностики и восстановления работо способности цифровых вычислительных устройств пля имитации различных видов сбоев и неисправностей в заданные моменты времени в процессе их работы. 1 ОЦель изобретения - расширение функциональных возможностей устройства за счет формирования сигнала ошибки любой длительности.На чертеже представлена структур ная схема устройства.Устройство содержит первый 1 и второй 2 регистры адреса, регистр 3 тактов, схему 4 сравнения адреса, схему 5 сравнения тактов, триггеры 6 и 7, элемент ИЛИ 8, первый элемент И 9, счетчик 10 тактов, счетчик 11, второй элемент И 12, второй 13 и первый 14 переключатели, адресный выход 15 ЦВМ, стробирующий вход 16 устрой-. ства, тактовый вход 17 устройства, вход 18 начальной установки и информационный выход 19.Устройство работает следующим образом. 30Переключатель 14 замкнут. На вход 18 устройства подается сигнал обнуления, устанавливающий в нулевое состояние первый 6 и второй 7 триггеры и счетчик 11. При этом единичный сиг- З 5 нал с инверсного выхода триггера 6 устанавливает в нулевое состояние счетчик 10 тактов, а нулевой сигнал с прямого выхода триггера 6 поступает на второй вход элемента И 9, на 40 третий вход которого поступает единичный сигнал с инверсного выхода второго триггера 7.На первом регистре 1 адреса фиксируются текущие адреса команд и прог рамм, выполняемых ЦВМ, при совпадении одного из которых с адресом, заданным во втором регистре 2 адреса, срабатывает схема 4 сравнения, выходной сигнал которой через элемент ИЛИ 8 устанавливает первый триггер 6 в единичное состояние, при котором на его прямом выходе и, следовательно, на втором входе элемента И 9 появляется логическая "1". Сигнал обнуления, поступающий на первый счетчик 10 с инверсного выхода триггера 6, снимается и первый счетчик 10 начинает считать импульсы, поступающие на тактовый вход 17 устройства. При совпадении кода, посчитанного на первом счетчике 10, с кодом задержки, заданным на регистре 3, срабатывает схема 5 сравнения, выходной сигнал с которой, проходя через элемент И 9, устанавливает второй триггер 7 в единичное состояние, При этом на его инверсном выходе устанавливается логический 0", который поступает на третий вход элемента И 9 и запрещает дальнейшее прохождение сигналов через него. Единичный сигнал с прямого выхода триггера 7 поступает на выход 19 устройства, что соответствует началу появления сигнала ошибки. Одно-, временно этот же сигнал поступает на первый вход элемента И 12 и разрешает прохождение импульсов с тактового входа 17 устройства через элемент И 12 на счетный вход счетчика 11,Счетчик 11 и второй переключатель 13 определяют вид вырабатываемого сигнала ошибки, соответствующего имитации неисправности или сбоя, а также длительность сбоя. При работе устройства в режиме формирования сигналов ошибки для имитации сбоев малой длительности подвижный контакт переключателя 13 замкнут на выход младшего разряда счетчика 11, После начала счета на выходе младшего разряда счетчика 11 появляется единичный сигнал, который поступает на вход обнуления счетчика 11 и второго триггера 7. При этом на прямом выходе второго триггерй 7 и, соответственно, на выходе 19 устройства устанавливается нулевой сигнал, который определяет момент окончания имитируемого сбоя. Этот же сигнал запрещает дальнейшее прохождение счетных импульсов через элемент И 12 на счетчик 11. В случае имитации однократного сбоя переключатель 14 остается в замкнутом положении. При этом единичный сигнал с выхода счетчика 11 .также поступает на вход обнуления первого триггера 6, нулевой сигнал с прямого выхода которого запрещает прохождение сигналов через трехвходовый элемент И 9, а сигнал с инверсного выхода первого триггера 6 обнуляет первый счетчик 1 О. Система возвращается в исходное состояние и следующий сбой может имитироваться только при повторном появлении сигналов на входе устройства.3 1265В случае формирования сигналов ошибки для имитации повторяющихся сбоев второй переключатель 14 разомкнутВ этом случае сигнал обнуления с выхода счетчика 11 на первый триггер 6 не поступает, Счетчик 10 тактов продолжает работу до переполнения, обнуляется и при повторном совпадении подсчитанного кода с заданным в третьем регистре 3 на выходе 1 О схемы 5 сравнения снова появляется единичный сигнал, который, проходя через элемент И 9, вновь устанавливает в единичное состояние второй триггер 7, с прямого выхода которого 15 на выход 19 устройства снова поступает сигнал ошибки. Период следования сигналов ошибки повторяющихся сбоев определяется разрядностью счетчика 10 и равен 2 Т, где Т - период 20 следования импульсов на входе 17 устройства;число разрядов.Для имитации сбоев увеличенной длительности подвижный контакт переключателя 13 замыкается, например, на 25 выход старших разрядов счетчика 11. Увеличенная длительность сбоя обеспечивается более поздним появлением "1" на выходе старшего разряда по сравнению с выходом младшего разряда 30 счетчика 11. Для имитации постоянной неисправности подвижный контакт первого переключателя 13 устанавливается в нейтральное положение. В этом случае сигнал обнуления на второй . триггер 7 не поступает и на выходе 19 устройства сохраняется постоянный сигнал ошибки неограниченной длительности,В случае, когда необходимо привя зать момент формирования сигнала ошибки к появлению единичного сигнала в любой из доступных для подключения цепей ЦВМ, используется вход 16 устройства. При этом первый 1 и вто рой 2 регистры и схема 4 сравнения не работают. В остальном работа устройства аналогична описанному.Формула изобретения 5 ОУстройство для имитации сбоев и неисправностей цифровой вычислительной машины, содержащее первый и второй регистры адреса, схему сравнения779 4адреса, счетчик тактов, регистр тактов, схему сравнения тактов, первый триггер, первый элемент И, причем вход первого регистра адреса подключен к адресному выходу цифровой вычислительной машины, выходы первого и второго регистров адреса подключены соответственно к первому и второму входам схемы сравнения адреса, счетный вход счетчика тактов подключен к тактовому входу устройства, выходы счетчика тактов и регистра тактов соединены соответственно с первым и вторым входами схемы сравнения тактов, выход равенства которой соеди- . нен с первым входом первого элемента И, второй вход которого подключен к прямому выходу первого триггера,.инверсный выход которого соединен с входом сброса счетчика тактов, о т - л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет формирования сигнала ошибки любой длительности, в устройство введены второй триггер, элемент ИЛИ, счетчик, второй элемент И и два переключателя, причем выход равенства схемы сравнения адреса сое" динен с первым входом элемента ИЛИ, второй вход которого подключен к стробирующему входу устройства, выход элемента ИЛИ соединен с единичным входом первого триггера, нулевой вход которого соединен с неподвижным контактом первого переключателя, под- . вижный контакт которого соединен с входом сброса счетчика и нулевым входом второго триггера и подключен к входу начальной установки устройства, единичный вход второго триггера подключен к выходу первого элемента И, третий вход которого соединен с инверсным выходом второго триггера, прямой выход которого подключен к первому входу второго элемента И и является информационным выходом устройства, второй вход и выход второго элемента И соединены соответственно с тактовым входом устройства и счетным входом счетчика, выходы разрядов которого подключены к группе неподвижных контактов второго переключате-ля, подвижный контакт которого соединен с входом начальной установки устройства.1265779 Составитель И, СафроноваТехред М.Ходанич Корректор В.СиницкЮ Редактор И,Никол аз 5666/4 Тираж 671НИИПИ Государственного комитета по делам изобретений и открытий 13035, Москва, Ж, Раушская ню д Ужгород, ул. Проектная, 4 роизводственно-полиграфическое предприяти ПодпискаСР