Генератор псевдослучайных испытательных последовательностей

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 119) (11) 21 А 151) 4 Н 03 К 3 84 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции(56) Авторское свидетельство СССР 1 767743, кл. С 06 Р 1/02, 1979.Авторское свидетельство СССР М 920718, кл. С 06 Г 7/58, 1980.(54) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ ИСПЫТАТЕЛЬНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ(57) Изобретение относится к импульсной технике. Цель изобретения - расширение функциональных возможностей достигается путем получения управляемой временной диаграммы выходныхсигналов. Для достижения поставленной цели в устройство введены второйблок памяти 8, второй дешифратор 9,блок 3 формирования выходных сигналов, а также блоки управления 10,синхрочастот 1.1 и начальной установки 12.Генератор псевдослучайных испытательных последовательностейтакже содержит блок 1 формированияравномерно распределенных псевдослучайных чисел, блок 2 памяти, коммутатор 4, дешифратор 5, регистр 6 исчетчик 7. Функциоыальные схемы блока3 формирования выходных сигналов,блока 10 управления, а также временные диаграммы работы генераторапсевдослучайных испытательных последовательностей приводятся в описанииизобретения. 2 э.п.ф-лы, 4 ил.Изобретение относится к импульсной технике,Цель изобретения - расширениеФункциональных возможностей за счетполучения управляемой временной диаг-раммы выходных сигналов.На Фиг. 1 представлена функциональная схема генератора псевдослучайных испытательных последовательностей; на Фиг. 2 - блок формирования выходных сигналов; на фиг. 3блок управления; на фиг, 4 - временные диаграммы работы генератора.Генератор псевдослучайных испытательных последовательностей (Фиг,1)содержит блок 1 Формирования равномерно распределенных псевдослучайных чисел, первый блок 2 памяти,блок 3 Формирования выходных сигналов, коммутатор 4, первый дешифратор5, регистр 6, счетчик 7, второй блок8 памяти, второй дешифратор 9, блок10 управления, блок 11 синхрочастоти блок 12 начальной установки, Выходы первого дешифратора 5 соединеныс первыми входами триггеров регистра6. Выход блока 12 начальной установки соединен с установочными входамирегистра 6, счетчика 7, блока 10 управления и блока 1 Формирования равЗОномерно распределенных псевдослучайных чисел, первая группа выходов которого соединена с первой группойвходов блока 3 формирования выходныхсигналов, вторая группа входов которого соединена с выходами второгодешифратора 9, первый выход которогосоединен также с входом коммутатора,первая группа входов которого соедииена с первой группой выходов первого блока 2 памяти, адресные входы которого соединены с второй группойвыходов блока 1 Формирования равномерно распределенных псевдослучайныхчисел, вход которого соединен с входом счетчикаи первым выходом блоЯка 10 управления, второй вьгход которого соединен с входом первого цешифратора 5, группа входов которого соединена с выходами коммутатора 4, втораягруппа входов которого соединена с 5 цпервой группой выходов второго блокаВ памяти, адресные входы которогосоединены с выходами счетчика 7, Входуправления второго блока 8 памятисоединен с третьим выходом блока 10 35управления и входом управления первого блока 2 памяти, вторая группа выходов которого соединена с третьей группой входов блока 3 Формирования вьходных сигналовр выход , р. о со единен с вторыми входами ри.реров регистра 6, Выходы блока 11 синхрочас тот соединены с соответствующими входами синхронизации блока 10 управления. Вторая группа выходов второго блока 8 памяти соединена с входами второго дешифратора 9.Блок 3 формирования выходных сигналов (фиг, 2) содержит первый 13, второй,14, третий 15, четвертый 16 и пятый 17 элементы И, элемент НЕ 18, вестой 19, седьмой 20, восьмой 21 и девятый 22 элементы И, элемент ИЛИ 23, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 24 и мультиплексор 25, Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 соединен с первым входом шестого элемента И 19, выход которого соединен с первым входом элемента ИЛИ 23, второй, третий и четвертый входы которого соединены соответственно с выходами седьмого 20, восьмого 21 и девятого 22 элементов И, первый вход которого соединен с выхоцом пятого элемента И 17 и входом элемента НЕ 18, выход которого соединен с первым входом восьмого элемента И 21, Выходы первого 13, вто,рого 14, третьего 15 и четвертого 16, элементов И соединены с соответствующими информационными входами мультиплексора 25, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, второй вход которогор а также первые входы первого 13 р второго 14 и третьего 15 элементов И являются третьей группой входов блока 3 Формирования выходных сигналов, первой группой входов которого являются вторь 1 е эходы первого 13 р второго 14 и третьего 15 элементов И, первый вход седьмого элемента И 20, входы четвертого 16 и пятого 17 элементов И и а.цресные входы мультиплексора 25. Второй группой входов блока 3 формирования выходных сигналов являются вторые входы шестого 19, седьмого 20 рвосьмого 21 и девятого 22 элементов И и пятый вход элемента ИЛИ 23,выход которого является выходом блока 3 формирэвания выходных сигналов.Блок 10 управления (фиг. 3) содержит последовательно соединенные счетчик 26 и дешифратор 27, элемент НЕ 28, вход которого соединен с выходом дешифратора 27, выходы которого являются первым и вторым выходам блока 10 управления третьим выходом2266212 памяти, обеспечивая выбор соответствующей ячейки блока 2 памяти.Содержимое этой ячейки считывается, но код номера выхода генератора не поступает на входы дешифратора 5, так как в это время коммутатор 4 накоторого является выхоц элементаНЕ 28. Счетный вход счетчика 26 ивход управления дешифратора 27 являются входами синхронизации блока 10управления, установочным входом которого является установочный входсчетчика 26.Генератор псевдослучайных испытательных последовательностей работаетследующим образом.При включении устройства блок 12начальной установки устанавливаетсчетчик 7, регистр 6 и блок 10 управления в начальное (нулевое) состояние, а в блоке 1 формирования равномерно распределенных псевдослучайныхчисел устанавливает логическую единицу в старшем и логический нуль вмладших разрядах.В блоках 2 и 8 памяти записанаследующая информация. В каждой ячейке блока 2 памяти записано слово,состоящее из двух частей, Иладшиеразряды представляют собой код вероятности появления единичного сигнала,а старшие - код номера выхода генератора псевдослучайных испытательныхпоследовательностей. Каждое словоблока 2 памяти определяет номер выхода (код номера выхода записан встарших разрядах ячейки), на которомдолжен появиться сигнал с заданной вероятностью (код вероятности записан вмладших разрядах ячейки). В каждойячейке блока 8 памяти записано слово, состоящее из двух частей. Иладшие разряды представляют собой кодпризнака типа выходного сигнала, астаршие - код номера выхода генератора псевдослучайных испытательных последовательностей.Работа генератора псевдослучайныхиспытательных последовательностейсинхронизируется блоком 10 управленияна входы которого поступают две сдвинутые синхросерии из блока 11 (фиг.4а,б) синхрочастот.Время появления сигнала с блока10 управления на входе разрешениядешифратора 5 определяется максимальной задержкой появления сигнала наодном из Р-входов триггеров регистра 6,10 Сигнал с дешифратора 9 поступает в блок 3 формирования выходных сигналов, где формируется сигнал заданного типа, который поступает на информационные входы выходного регистра 6.Если код признака с дешифратора 9 определяет, что должен быть сформирован сигнал одного из следующих типов: на заданном выходе генератора сигнал логического нуля; на заданном выходе генератора сигнал логической единицы; равновероятный сигнал - "0" или "1" на заданном выходе генератора с вероятностью Р = 0,5; импульсный единичный сигнал с фиксированной вероятностью; импульсный нулевой сигнал с фиксированной вероятностью, то коммутатор 4 подключает выходы блока 2 памяти к входам дешифратора 5 и код номера выхода поступает на входы дешифратора 5, При этом на тактовом входе соответствующего разряда выходного регистра 6 появляется сигнал логической единицы и этот разряд изменяет свое состояние в соответствии с сигналом, поступившим иэ блока 3 формирования выходных сигналов,Если код признака с дешифратора 9определяет, что должен быть сформи" рован сигнал, при котором только на одном выходе генератора происходит изменение значения сигнала, причем единичное значение сигнала устанавливается с заданной вероятностью, то сигнал с выхода дешифратора 9, соединенного с входом коммутатора 4, отклю чает сигналы с первой группы выходов блока 8 памяти иподключает сигналыс первой группывыходов блока 2 памяти к входам коммутатора 4. Код вероятности с блока 2 памяти при этом поступает в блок 3 формирования выходных сигна 20 25 30 35 40 У 45 5 55 Блок 1 формирования равномерно распределенных псевдослучайных чисел в каждом такте генерирует равновероятностный псевдослучайный код, который поступает на адресные входы блока ходится в режиме, при котором перваягруппа выходов блока 2 памяти отключе.на от входов дешифратора 5. В каждом такте изменяется состояние счетчика7, формирующего адреса, и из блока 8памяти выбирается соответствующаяячейка. Старшие разряды (первая группа выходов) этой ячейки поступают навходы коммутатора 4, младшие разряды(вторая группа выходов) - на входы дешифратора 9, формирующего признак.20 ного сигнала на выходах мультиплексо- оа Фъра 25 Р = - Е,. Р. где н - чисвь 1 х 2,. вк фло объединенных входов мультиплексора, Р- вероятность единичногоЬХ 1сигнала на 1 -м входе мультиплексоЯ ра. Подавая двоичный код вероятности из блока 2 памяти, а также равновероятные сигналы на входы элементов И 13 - 16 и объединяя входы мультиплексора 25 в группы, можно задать на входных каналах мультиплексора 2550 различные значения вероятности,Тем самым можно обеспечить задание на выходе мультиплексора 25 вероятности появления единичного сигнала в пределах 0 - 1 с определенным55 интервалом дискретности.Сигнал заданной вероятности формируется на выходе элемента И 19,равлов, который формирует единичный сигнал с этой вероятностью. Сигнал с выхода блока 3 формирования выходных сигналов поступает на информационные входы выходного регистра 6, Код номе" ра выхода, считанный к этому времени из ячейки блока 2 памяти, дешифрирует. ся дещифратором 5, На тактовом входе выбранного разряда выходного ре гистра 6 появляется сигнал логической единицы и выход этого разряда выходного регистра 6 изменяет свое состояние в соответствии с сигналом, поступившим иэ блока 3 Формирования 15 выходных сигналов.Формирование сигналов псевдослучайного кода производится в блоке 3 Формирования выходных сигналов (Фйг, 2) следующим образом.С помощью псевдослучайных кодов, Формируемых на первой группе выходов блока 1 Формирования равномерно распределенных псевдослучайных чисел и подаваемых на адресные входы мультип лексора 25, в любом такте выбирается с вероятностью 1/2 какой-либо один иэ К адресов входных каналов мультиплексора 25, Если какой-либо из входных каналов мультиплексора 25 ЗО удерживать в единичном состоянии, то на выход мультиплексора 25 единичный сигнал проходит только в том случае, когда на адресные его входы поступает код адреса данного канала, Адерс в любой момент может появиться случайно (псевдослучайно) с вероятностью Р = - , -. Поэтому вероятность единичнов ероя т нос тный - на выхое, цемента И 20. Импульсные сигналы с Фиксированной вероятностью формируются с помощью элемента И 17 и элемента НЕ 18 на выходах элементов И 21 и 22. На входы элемента И 17 поступают ровновероятностные сигналы с первой группы выходов блока 1 формирования равномерно распределенных псевдослучайных чисел . Раоотой элементов И 19- 22 и элемента ИЛИ 23 управляют соответствующие выходы дешифратора 9.Блок 10 управления (фиг, 3) работает следующим образом,В начале работы сигналом с выхода блока 12 начальной установки счетчик 26 блока 20 управления устанавливается в нулевое состояние.Разнесенные во времени синхрочастоты с блока 11 синхрочастот (фиг. 4 А,8 ) обеспечивают изменение состояния счетчика 26 (фиг. 4 Ь ) и стробирование дещифратора 27 блока 10 управления. На первом выходе дешифратораФормируется сигнал (фиг4 ь), поступающий на счетный вход счетчика 7 и вход синхронизации блока 1 формирования равномерно распределенных псевдослучайных чисел. Этот же сигнал, пройдя через элемент НЕ 28 (фиг, 4 ), обеспечивает управление работой блоков 2 и 8 памяти. На к-ом выходе дешифратора 27 формируется сигнал управления (фиг. 4 е ) дешифратаром 5.Формула и з о б р е т е н и я1. Генератор псевдослучайных испытательных последовательностей, содержащий блок формирования равномерно распределенных псевдослучайных чисел, счетчик, первый блок памяти, коммутатор, первый дешифратор, выходы которого соединены с первыми входами триггеров регистра, о т л и ч а ю - щ и Й с я тем, что, с целью расширения функциональных возможностей за счет получения управляемой временной диаграммы выходных сигналов, генератор содержит второй блок памяти, второй дешифратор, блок формирования выходных сигналов, блок управления, блок синхрочастот, блок начальной установки, выход которого соединен с установочными входами регистра счетчика, блока управленияи блока формирования равномерно распределенных псевдослучайных чисел, первая группа выходов которого соединена с первой группой входов блока формирования выходных сигналов, вторая группа входов которого соединена с выходами второго дешифратора, первый выход которого соединен также с входом коммутатора, первая группа 1 О входов которого соединена с первой группой выходов первого блока памяти, адресные входы которого соединены с второй группой выходов блока формирования равномерно распределенных 15 псевдослучайных чисел, вход которого соединен с входом счетчика и первым выходом блока управления, второй выход которого соединен с входом перво" го дешифратора, первая группа входов которого соединена с выходами коммутатора, вторая группа входов которого соединена с первой группой выходов второго блока памяти, адресные входы которого соединены с выходами р 5 счетчика, вход управления второго блока памяти соединен с третьим выходом блока управления и входом управления первого блока памяти, вторая группа выходов которого соединена с третьей группой входов блока формирования выходныхсигналов, выход которого соединен с вторыми входами триггеров регистра,вылоды блока синхрочастот соединены с соответст 35 вующими входами синхронизации блока управления, вторая группа выходов второго блока памяти соединена с входами второго дешифратора.2. Генератор по п. 1, о т л и - ч а ю щ и й с я тем, что блок формирования выходных сигналов содержит первый, второй, третий, четвертый и пятый элементы И, элемент НЕ, шестой, седьмой, восьмой и девятый элементы И, элемент ИЛИ, мультиплексор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом шестого элемента И, выход которого соединенс первым входом элемента ИЛИ, второй, третий и четвертый входы которого соединены соответСтвенно с выходами седьмого, восьмого и девятого элеменьтов И, первый вход которого соединен с выходом пятого элемента И и.входом элемента НЕ, выход которого соединен с первым входом восьмого элемента И, выходы первого, второго, третьего и четвертого элементов И соединены с соответствующими информационными входами мультиплексора, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого, а также первые входы первого, второго и третьего элементов И являются третьей группой входов блока формирования выходных сигналов, первой группой входов которого являются вторые входы первого, второго, третьего элементов И, первый вход седьмого элемента И, входы четвертого, пятого элементов И и адресные входы мультиплексора, второй группой входов блока формирования выходных сигналов являются вторые входы шестого, седьмого, восьмого, девятого элементов И и пятый вход элемента ИЛИ, выход которого является выходом блока формирования выходных сигналов.3. Генератор по п. п.1,о т л и - ч а ю щ и й с я тем, что блок уп" равления содержит последовательно соединенные счетчик и дешифратор, элемент НЕ, вход которого соединен с. выходом дешифратора, выходы которого являются первым и вторым выходами блока управления, третьим выходом которого является выход элемента НЕ, счетный вход счетчика и вход управления дешифратора являются входами синхронизации блока управления, установочным входом которого является установочный вход счетчика..Редактор Н. Рогулич дписн 7 Тираж 816 ВНИИПИ Государственного комитета С по делам изобретений и открытий 113035, Москва, ЖРаушская наб., д.