Устройство для передачи и приема информации

(51) 4 С 08 С 19/28 ОПИСАНИЕ ИЗОБРЕТЕ ие о путем изводстоматика" И Р ц р д модулятор и линейет в канал связи.команды приема пемация задерживается Аналогичным образом ает в режиме приема п. ф-лы. 2 ил. нформация череный бло к по ступ к области лемеханидля обух системации и оченных При наличии кода редаваемая инфор в блоке памяти. устройство работ информации. 1 з. л ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ВТОРСНОМУ СВИДЕТЕПЬСТ(54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИЕМА ИНФОРМАЦИИ(57) Изобретение относитсявычислительной техники и теки и может быть использованомена инфОрмацией в различньмах сбора и обработки инфорв устройствах для рассредотобъектов. Цель изобретения -.801221674 А ие дальности передачи и расширебласти применения устройстваобеспечения сопряжения с различными каналами связи за счет введения блоков памяти, блока контроля четности, частотного детектора, коммутатора, модулятора, сййхрониэатора. элемента задержки. Информация иэ ийтерфейсной магистрали через приемопередатчик попадает в первый блок памяти, если одновременно устройство приняло код команды передачи, то информация через преобразователь кода попадает в блок контроля на четность, где производится проверка на нечет байта передаваемой инйо ма ии алее Е51 О5 20 25 35 40 50 55 Изобретение относится к вычислительной технике и телемеханике и может быть использовано для обмена инФормацией в различных системах сбораи обработки информации и в устройствах для рассредоточенных объектов.Цель изобретения - увеличениедальности передачи и расширение области применения устройства путемобеспечения сопряжения с различнымиканалами связи.На фиг,1 представлена блок-схемапредложенного устройства; на фиг.2 -вариант Функциональной схемы исполнения блока управления,Устройство содержит приемо-передатчик 1, дешифратор 2 команд, блок3 запроса, подключенные к интерфейсной магистрали 4, блок 5 памяти,соединенный с выходами приемо-передатчика 1 и блока 6 управления, тригге"ры 7 и 8, соединенные с приемо"передатчиком 1, дешифратором 2 команд иблоком 3 запроса, соединенным с блоком 6 управления, преобразователь 9.кода, подключенный к блоку 5 памятии таймеру 1 О, соединенному с блоком6 управления, блок 11 памяти, соединенныйс блоком 6 управления, блок11 памяти, соединенный с приемо-передатчиком 1, преобразователь 12 кода,подключенный к блоку 6 управления,блок 13 контроля четности, соединенный с преобразователем 9 кода и блоком 6 управления, блок 14 контролякода, соединенный с приемо-передатчиком 1 и с блоком 11 памяти и преобразователем 2 кода, генератор 15, соединенный с блоком 6 управления,преобразователем 9 кода, таймером 10,элементом 16 задержки и синхронизатором 17, соединенным с преобразователем 12 кода, модулятор 18, соединенный с блоком 6 управления, блоком 13контроля четности, генератором 15,.элементом 16 задержки и с линейнымблоком 19, подключенным к коммутатору 20, частотному детектору 21, соединенному с синхронизатором 17, и кканалу 22 связи, соединенному с коммутатором 20, подключенным к блоку 6управления, элементу 16 задержки имодулятору 18.Приемо-передатчик 1 осуществляетпараллельное двунаправленное Формирование сигналов для приема и передачиинформации с шин интерфейсной магистрали 4 от подключенного к ней внешнего управляющего устройства (не показанного). Дешифратор 2 командприем кода команд от интерфейсноймагистрали 4, организующих различные режимы работы предложенного устройства. Блок 3 запроса предназначен длявыдачи в интерфейсную магистраль 4 маскированных сигналов запроса связи приема или передачи. Интерфейсная магистраль 4 представляет собой набор шин адресных информационных и управляющих сигналови. предназначена для связи предложенного устройства с управляющими и другимн устройствами, подключенными к, данной магистрали.Блок 5 памяти осуществляет хранение байта передаваемой информации в период между двумя запросами связи передачи, с которыми предложенное устройство обращается к интерфейсноймагистрали 4 при передаче информации,Блок 6 управления организует работувсех блоков по алгоритму, задаваемому выбранным режимом работы устройства. Триггеры 7 и 8 служат для маскирования сигналов запроса связиприема и передачи соответственно.Преобразователь 9 кода преобразует параллельный .код передаваемой информациив последовательный. Таймер 10 устанавливает длительность передачи одного байта. Блок 11 памяти осуществляет хранение байта принимаемой ин формации в период .между двумя запросами связи приема, с которыми предложенное,устройство обращается к интерфейсной магистрали 4 при приемеинформации. Преобразователь 12 .кода осуществляет преобразование последовательного кода принимаемой информации в параллельный. Блок 13 контролячетности предназначен для проверкина нечет байта передаваемой информации.и, при необходимости, дополняетего до нечета в защитном разряде.Блок 14 контроля кода предназначендля проверки кодовых комбинаций принимаемых сигналов, Генератор 15 формирует сигналы различных частот,необходимые для работы предложенногоустройства со скоростью, выбраннойв зависимости от типа канала 22 связи, сигналы опорной частоты, используемой в модуляторе 18, и тактирующие сигналы, необходимые для работысинхронизатора 17 и блока 6 управления. Элемент 16 задержки формируетзадержку времени перезаписи информации из блока 5 памяти в преобразователь 9 кода, организация которой связана с переключением радиостанции с приема на передачу (в случае ра диоканала) и со временем, необходимым для раскачки фильтров приемникаСинхронизатор 17 обеспечивает установление синхронизма между принимаемыми иэ канала 22 связи посылками и 10 тактовыми импульсами приемника, а также слежение за фазой принимаемых посылок, уход которой может быть обусловлен нестабильностью частот тактовых генераторов передатчика и 15 приемника. Модулятор 18 предназначен для цифрового синтезирования группы частот заполнения информационных посыпок "0" и "1". Линейный блок 19 предназначен для сопряжения предло женного устройства с каналом 22 связи. Коммутатор 20 осуществляет подключение предложенного устройства к каналу 22 связи в зависимости от типа его и выбранной скорости передачи 25 информации.Частотный детектор 21 предназначен для преобразования частотно-модулированных сигналов, принимаемых из канала 22 связи, в последователь- ЗО ность двоичных сигналов, и включает в себя полосовой фильтр, усилитель- ограничитель и детектор частотно-модулированных сигналов. Канал 22 связи представляет собой канал тональ- З 5 ной частоты с двух- или четырехпроводным окончанием или радиоканал.На фиг,2 показаны связи блока 6 управления с дешифратором 2 команд, блоком 3 запроса, блоком 5 памяти, 40 таймером 10, преобразователем 12 кода, блоком 13 контроля четности, генератором 15, элементом 16 задержки, модулятором 18, коммутатором 20.Блок управления 6 содержит эле мент И-ИЛИ 23, элемент И 24, первый - третий триггеры 25 - 27, первый и второй формирователи 28 и 29.Блок 6 управления по командам, принимаемым с дешифратора 2 команд 50 и сигналам разрешения, принимаемым с выхода таймера 10, формирует сигналы запроса связи, приема и передачи, поступающие на входы блока 3 запроса, сигнал разрешения загрузки 55 блока 5 памяти данными, выдает в преобразователь 12 кода сигнал разрешения приема данных, а на вход генератора 15 - сигнал, разрешающий поступление на вход блока 6 управлениясигналов тактовой частоты, определяющей скорость приема или передачи информации, формирует сигнал, блокирующий работу блока 13 четности при передаче кода старта или разрешающийего работу при передаче данных, формирует сигнал для запуска модулятора18 и элемента 16 задержки и на входкоммутатора 20 (для подключения предлагаемого устройства к каналу 22 связи).Устройство работает в режимах:передача информации в канал 22 связи,прием информации из канала 22 связи,маскирование сигналов запроса связипередачи и запроса связи приема, фор=мируемых в конце каждого цикла соответственно передачи или приема. Число циклов определяется длиной массива информации. Биты информации передаются или принимаются по тактам, изкоторых состоит каждый цикл,Режим работы предлагаемого устройства выбирается от внешнего управляющего устройства, подключенного кинтерфейсной магистрали 4, дешифратором 2 команд в соответствии с адресным словом, поступающим через приемопередатчик 1,Передача информации подразделяетсяна предачу кода старта и передачуданных в канал 22 связи.Дешифратор 2 команд, приняв отинтерфейсной магистрали 4 адресноеслово кода старта и управляющий сигнал на занесение команды, выдает навход блока 6 управления сигнал разрешения передачи кода старта, но которому блок 6 управления при наличиисигнала разрешения с таймера 10 формирует сигнал запроса связи передачи, поступающий на вход блока 3 запроса.Блок 6 управления вырабатываетсигнал, разрешающий загрузку блока 5памяти, поступающий от интерфейсноймагистрали 4 через приемо-передатчик1, выдает на генератор 15 сигнал,разрешающий поступление на входыблока 6 управления тактовой частоты,определяющей скорость передачи информации, формирует сигнал, блокирующий работу блока 13 контроля чет-.ности при передаче кода старта илиразрешающий его работу при передачеданных, формирует сигналы для запус 5 12ка модулятора 18 и элемента 16 задержки и для подключения устройствак каналу 22 связи через коммутатор 20,Одновременно с формированием тактовой частоты, поступающей черезэлемент 16 задержки на входы таймера 10 и преобразователь 9 кода, осуществляется перезапись кода стартаиз блока 5 памяти в преобразователь9 кода.Формат передаваемого сообщениясодержит девять двоичных разрядов:восемь - информационных и девятый -разряд защиты по паритету,В последовательном коде данные свыхода преобразователя 9 кода черезблок 13 контроля четности, модулятор8 и линейныи блок 19 выдаются в канал 22 связи в Форме частотных посылок.При выдаче кода старта блок 13контроля четности выдает информацию.из преобразователя 9 кода на модулятор 18, не дополняя ее до нечета.Передача данных осуществляетсяаналогично передаче кода старта,блок 13 контроля четности, при этомосуществляют по команде иэ блока 6управления проверку байта передаваемой информации по паритету и, в случае необходимости, дополняют ее донечета в девятом разряде сообщения.Интервальный таймер 10 определяетдлительность передачи одного байтаинформации. По истечении времени,достаточного для прохождения на модулятор 18 восьми бит информации,таймер 10 выдает на блок 6 управления сигнал разрешения формированиязапроса связи передачи,Если за время, достаточное для передачи последних двух бит информации внешнее устройство не выдает следующий байт информации, то блок 6 . управленияформирует сигнал сброса на все элементы памяти, снимает сигнал запроса связи передачи и отключает канал 22 связи.Режим приема информации иэ канала 22 связи обеспечивается следующимобразом.Информация, принятая из канала 22 связи в виде частотных посылок, поступает через линейный блок 19 на частотный детектор 21, где преобразуется в последовательности двоичных сигналов, поступающих на синхрониза 21674 10 15 20 25 30 35 4 О 45 50 55 тор 17, Последний формирует соответственно принятой скорости обмена информацией такты, синхронизированныеотносительно принимаемых сигналов,и со сдвигом в 1,5 такта выдает впоследовательном коде в преобразователь 12 кода всю принимаемую информацию, После приема байта информацииосуществляется перезапись содержимого преобразователя 12 кода в блок 11памяти. Одновременно эта информацияпоступает в блок 14 контроля кода,где она проверяется на соответствиепринятым кодовым комбинациям, например, на нечет числа бит и на совпадение байтов (повтор). При выявленииошибки блок 14 контроля кода выдаетна приемо-передатчик 1 сигнал, запрещающий выдачу информации в интерфейсную магистраль 4,По окончании приема байта информации в блок 11 памяти, блок 6 управления формирует сигнал запроса связиприема, поступающий на вход блока 3запроса.Выдача сигнала запроса связи приема, маскируемого триггером 7, черезблок 3 запроса в интерфейсную магистраль 4, является окончанием циклаприема очередного байта информации.Принятый байт информации выдаетсяв интерфейсную магистраль 4 черезприемо-передатчик 1 при обращениивнешнего управляющего устройства кпредложенному устройству.По следующему обращению через интерфейсную магистраль 4 внешнего управляющего устройства производитсяопрос и выдача в интерфейсную магистраль 4 (через приемо-передатчик )кода слова состояния, которое включает признаки: установления синхронизма, перехода устройства из режимаприема в режим передачи, выхода устройства в канал 22 связи, наличияошибки в информационном байте, наличия сигнала в канале связи в пределахустановленного уровня приема, маскирования сигнала запроса связи приема,маскирования сигнала запроса связипередачи.После анализа кода слова состояния внешним управляющим устройствомцикл связи может быть повторен.В режиме маскирования сигналовзапросов связи передачи или приемадешифратор 2 команд определяет адрессоответствующих триггеров 7 или 8,1221после чего через интерфейсную магистраль 4 и приемо-передатчик 1 производится снятие маски приема или передачи (установка триггеров 7 и 8 в 0) и соответствующий сигнал за проса связи приема или передачи выдается в интерфейсную магистраль 4.Формула изобретения101. Устройство для передачи и приема информации, содержащее приемопередатчик, вход-выход которогс соединен с интерфейсной магистралью, первый выход приемопередатчика под ключен к первому входу первого триггера, первому входу второго триггера и первому входу дешифратора команд, вход-выход которого подключен к интерфейсной магистрали, первый выход 20 дешифратора команд подключен к второму входу первого триггера, выход . которого подключен к первому входу блока запроса, выход которого подключен к интерфейсной магистрали, 25 второй выход дешифратора команд подключен к второму входу второго триггера, выход которого соединен с вторым входом блока запроса, первый преобразователь кода, линейный блок, 30 вход-выход которого соединен с каналом связи, второй преобразователь кода, блок контроля кода, выход которого соединен с первым входом приемопередатчика, о т л и ч а ю щ е е- З 5 с я тем, что, с целью увеличения дальности передачи и расширения области применения устройства путем . обеспечения сопряжения с различными каналами связи, в него введены первый 40 блок памяти, второй блок памяти, блок управления, таймер, лок контроля четности, генератор, элемент задержки, синхронизатор, частотныйдетектор, коммутатор, модулятор, вы ход которого соединен с первым входом линейного блока, первый выход которого соединен с входом частотного детектора, выход которого соеди-.нен с первым входом синхронизатора, 50выход которого соединен с первымвходом первого преобразователя кода, выход которого соединен с входом первого блока памяти и входом блока контроля кода, выход первого блока 55 памяти соединен с вторым входом приемопередатчика, второй выход которого соединен с первым входом второго бло 674 8ка памяти, выход которого соединен с первым входом второго преобразователя кода, выход которого соединен с первым входом блока контроля четности, выход которого соединен с первым входом модулятора, первый и второй выходы блока управления соединены со" , ответственно с третьим и четвертым входами блока запроса, третий выход блока управления соединен с вторым входом второго блока памяти, четвертый выход блока угравления соединен с вторым входом блока контроля четности, пятый выход блока управления соединен с первым входом элемента задержки, входом коммутатора и вторым входом модулятора, шестой выход блока управления соединен с вторым входом первого преобразователя кода и входом генератора, первый выход генератора и выход элемента задержки соединены с первым входом блока управления, входом таймера и вторым входом второго преобразователя кода, второй выход генератора соединен с третьим входом модулятора, вторыми входами синхронизатора и элемента задержки, первый выход таймера соединен с третьим входом второго преобразователя кода, второй выход таймера соединен с вторым входом блока удавления, третий выход дешифратора соединен с третьим входом блока управления, выход коммутатора соединен с каналом связи2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управ-. ления содержит элемент И-ИЛИ, элемент И, первый, второй и третий триггеры, первый и второй формирователи сигналов, первый выход элемента И-ИЛИ соединен с первым входом элемента И, выход которого соединен с первым входом первого триггера, второй выход элемента И-ИЛИ соединен с вторым входом элемента И и первыми входами второго триггера и первого формирователя сигналов, выход первого триггера соединен с первым входом третьего .триггера и является, шестым выходом блока управления,.первый вход которого является вторым входом третьеготриггера и первым входом второго формирователя сигналов, первый выходкоторого соединен с вторым входом второго триггера, выход которого обьединен с вторым входом второго формирователя сигналов и является четвер1221 б 7 тым выходом блока управления, второйвход которого является вторым входомпервого триггера и вторым входом второго формирователя сигналов, третийвход блока управления является входом элемента И-ИЛИ и вторым входомпервого формирователя сигналов, перГ1 ф 5 1 аСоставитель В,НауменкРедактор Н.Воловик Техред Н.Бонкало А.Обруч е 55 Подписноетвенного комитета СССРобретений и открытийва, Ж, Раушская наб., д. 1 11Патент, г. Ужгород, ул. Проектная,з 1615/55 Тираж ВНИИПИ Государ по делам и 113035, Москвый и второй выходы которого являются соответственно первым и вторымвыходами блока управления, первый ивторой выходы третьего триггераявляются соответственно пятыми третьим входами блока управления.