Устройство синхронизации по циклам

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 04 1. 7 ВСаСОЬТЯАЧф Р",(Нцч.,А) гцдцщущ ИСАНИЕ ИЗОБРЕТЕНИЯ ЧЬСТВ ОРСНОМУ СВИ(21) 3687579/24-0 (22) 21. 11. 83 (46) 07.08,85. Бдл (72) В.С.Козлов и (53) 621.394.662( (56) Авторское св У 684758, кл. Н 0 Р 29В.Л.Соловьев88,8)детельство С1. 7/08, 197 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(54)(57) 1. УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные анализатор кода и первый элемент И, последовательно соединенные первый делитель частоты, первый элемент запрета и первый счетчик, последовательно соединенные второй элемент И, второй делиРтель частЬты, второй элемент запрета и второй счетчик, последовательно соединенные генератор тактовых импульсов и распределитель, причем выход генератора тактовых импульсов подсоединен к тактовым входам первого и второго делителей частоты,а информационный вход анализатора кода является входом устройства, о т л ич. а ю щ е е с я тем,что с целью уменьшения времени вхождения в синхронизм в него введены анализатор служебной посылки, первый и второй триггеры, первый и второй дополнитель ые элементы И и элемент ИЛИ,при этом выход анализатора кода подсоединенк первому управляющему входу анализатора служебной посылки, к объединенным первым входам второго элемента И и первого и второго дополнительных элементов И и к объединенным запрещающим входам первого ивторого элементов запрета, тактовыйи второй управляющий входы анализатора служебной посылки подключены соответственно к выходам генератора тактовых импульсов и распределителя, а информационный вход анализатора служебной посылки подключен к информационному входу анализатора кода, выход анализатора служебной посыпки подсоединен к объединенным установочным входам распределителя, анализатора кода и первого и второго делителей частоты, выход первого делителя частоты под-, соединен к второму входу первого дополнительного элемента И, выход которого через первый счетчик и эле- Й мент ИЛИ подсоединен к разрешающему входу распределителя, выход второго делителя частоты подсоединен к второму входу второго дополнительного элемента И,выход которого через второй счет- " чик подсоединен к другому входу элемента ИЛИ, выходы первого и второго элементов запрета подсоединены соответственно к входам "Установка 1" Ю первого и второго триггеров, входы "Установка 0" которых подключены соответственно к дополнительным выходам первого и второго делителей фф частоты, прямые выходы первого и второго триггеров подсоединены соответственно к вторым входам первого и второго элементов И, инверсный выход первого триггера подсоединен к . третьему входу второго элемента И,а выход первого элемента И подсоединен к разрешающему входу первого делителя частоты.2, Устройство по п. 1, о т л ич а ю щ е е с я тем, что анализатор служебной посылки содержит после 11 довательно соединенные первый блок ключей, первый регистр сдвига, второй блок ключей, второй регистр сдвига и дешифратор, последовательно соединенные первый элемент И, элемент ИЛИ и счетчик, последователь. но соединенные первый элемент НЕ и второй элемент И, а также третий регистр сдвига, первый и второй элементы запрета, второй и третий элементы НЕ и третий элемент И, причем тактовый вход третьего регистра сдвига подключен к объе-. диненным первым входам первого элемента И и перВого элемента запрета и второму входу второго элемента И, выходы первых М разрядов третьего регистра сдвига подсоеди-, нены соответственно к М информаци" онным входам первого блока ключей,вы" ход (М+1)-го разряда третьего регистра сдвига подсоединен к входу второго элемента НЕ и к второму входу первого элемента И, выход (2 М+1)-го разряда третьего регистра сдвига подсоединен к входу первого элемента НЕ и к третьему входу первого элемента И, вход третьего элемента 72053НЕ и четвертый вход первого элемента И подключены к выходу первого разряда третьего регистра сдвига, выходы второго и третьего элементов НЕ подсоединены соответственно к второму и третьему входам второго элемента И, выход которого подсоединен к другому входу элемента ИЛИ, второй вход и выход первого элемента запрета подключены соответственно к выходу элемента ИЛИ и входу "Сброс" счетчика, выход которого подсоединен к управляющему входу первого блока ключей, управляющие входы первого регистра сдвига и второго блока ключей подключены соответственно к выходам третьего элемента И и второго элемен.3та запрета,при этом объединенные пер.вые входы и объединенные вторые входы третьего элемента И и второго элемента запрета являются соответственно первым и вторым управляющими входамианализ атора, тактовый и информационный входы третьего регистра сдвига являются соответственно тактовым и инфорМационным входами анализатора, а выходы дешифратора являются выходами анализатора.1Изобретение относится к электросвязи и может быть использовано в системах передачи данных для обеспечения синхронизации по циклам.Цель изобретения - уменьшениевремени вхождения в синхронизм.На фиг. 1 представлена структурная электрическая схема устройства для синхронизации по циклам; на фиг. 2 - структурная электрическая 1 О схема ,анализатора служебной посыл. - ки.Устройство для синхронизации по циклам содержит анализатор 1 служебной посылки, генератор 2.тактовых 5 импульсов, распределитель 3, анализатор 4 кода, первый элемент И 5, второй элемент И 6, первый триггер 7, второй триггер 8, первый делитель 9 частоты, второй делитель 10 час- . 20 тоты, первый элемент 11 запрета, второй элемент 12 запрета, первый, дополнительный элемент И 13, второй 2дополнительный элемент И 14, первый счетчик 15, второй счетчик 16 и элемент ИЛИ 17.Анализатор служебной посылки содержит третий регистр 18 сдвига, первый элемент 19 запрета, первый, второй и третий элементы запрета 20 - 22, первый и второй элементы И 23 и 24, элемент ИЛИ 25, счетчик 26, третий элемент И 27, второй элемент 28 запрета, первый блок 29 ключей, первый регистр 30 сдвига, второй блок 31 ключей, второй регистр 32 сдвига, дешифратор 33.Устройство для синхронизации по циклам работает следующим образом,В соответствии с ранее установленным режимом работы анализатор 1 (фиг.1) выдает управляющий сигнал в распределитель 3, анализатор 4, первый 9 и второй делитель 10, которые по этому сигналу устанавливаются для работы с соответству1172 3юцим блочным кодом, Информация, поступающая на информационный вход устройствасинхронизации по циклам, поразрядно вводится в анализатор 4, на выходе которого с тактовой час- тотой появляются сигналы "1" при соответствии и "0" при несоответствии и-разрядной последовательности двоичных символов закону построения кода. Если на момент поступ ления очередного импульса соответствия с выхода анализатора 4 синхрониэм в работе устройства синхронизации по цик: лам отсутствует,то первый и второйтриггеры 7 и 8 находятся в "1"-ом состоянии, в которое они будут переведены сигналом с выходов первого и второго элементов 11 и 12 запретапри несовпадении по времени предыду-; щего импульса соответствия с им-. пульсом на выходе первого и второго делителей 9 и 10. Тогда очередной импульс соответствия с выхода анали затора 4. при наличии разрешающего 1сигнала с первого выхода первого 25триггера 7 проходит через первыйэлемент И 5 и запускает первый дели .тель 9,который с этого момента начинает делить в п раз тактовую частоту1поступающую с генератора 2.Черезодин такт после запуска на дополнительном выходе первого делителя 9появляется сигнал, который поступаетна вход "Установка 0" первого триггера 7 и устанавливает его в "нулевое" состояние , при этом снимается разрешающий сигнал на втором вхот. г1 де первого элемента И 5 и исключается повторный запуск первого делителя9 на время анализа периодичности40 появления импульсов соответствияс установленной в первом делителе9 начальной фазой, Одновременно с инверсного выхода первого триггера7 на третий вход второго элементаИ 6 подается разрешающий сигнал для пропуска через этот элемент следующего импульса соответствия, который может появиться на последующих тактах входной последовательности.Если импульс, запустивший первый делитель 9, соответствует истинной фазе, то через и тактов на выходе первого делителя 9 появляется им55 пульс, который совпадает во времени с импульсом соответствия на выходе анализатора 4 и проходит через 053 4первый дополнительный элемент И 13на счетчик 15. Через заданное количество циклов, если сигнал соответствия с выхода анализатора 4появляется регулярно в каждом цикле, происходит переполнение счетчика 15, и импульс с еговыхода,пройдя через элемент ИЛИ 17, запускает распределитель 3. Если жев каком-либо цикле сигнал соответ-ствия на выходе анализатора 4 отсутствует, то импульс с выхода первогоделителя 9 проходит через первый элемент 11 запрета, сбросит в исходное,.состояние счетчик 15 и установит в" первое" состояние первый триггер 7, подготовив устройство синхро- .низации по циклам к новому циклуанализа,Если же в течение одного цикла на выходе анализатора 4 появляется второй импульс соответствия, тоон при наличии разрешающего сигнала с инверсного выхода первого триггера 7 и разрешающего сигнала спрямого выхода второго триггера8 проходит через второй элементИ 6 и запускает второй делитель 10.В дальнейшем работа второго делителя 10, второго элемента 12 запрета, второго дополнительного элемента И 14, второго триггера 8 ивторого счетчика 16 анапогична работе первого канала устройства синхронизации по циклам, содержащегопервый элемент И 5, первый делитель9, первый элемент 11 запрета, первыйдополнительный элемент И 13, первыйтриггер 7 и первый счетчик 15.Параллельно анализатор 1 в концекаждого истинного цикла при получении сигнала несоответствия принятой кодовой комбинации закону постро.ения кода иэ анализатора 4 производит проверку поступившей комбинациина принадлежность ее к служебной посылке. Если полученная комбинациябудет отнесена к служебной, то наосновании информации, заключенной вней, формируется соответствующий сигнал управления в распределитель 3,анализатор 4 и первый и второйделители 9 и 10, подготавливающийданные элементы для работы с новымкодом. При этом в распределителе3, первом и втором делителях 9 и.10 изменяется коэффициент . деления.В дальнейшем устройство синхрониза 1172053ции по циклам работает аналогично.Следующий цикловой импульс на выходе распределителя 3 появляетсяровно через длительность новогоцикла, Тем самым будет обеспеченсинхронный переход на новый режим работы без дополнительного периода на синхронизацию.Для однозначности и независимос Оти алгоритма работы анализатора 1закон построения служебной, посылкидолжен быть одинаков для всех возможных режимов работы системы передачи данных, Служебная посылка может 15быть образована следующим образом:на месте информационных разрядов систематического кода размещается многократное повторение ш-разряднойкомбинации, соответствующей новому 20режиму работы, а контрольные символы, полученные от информационнойчасти кода, заменяются на инвертированные. Таким образом, образуетсязапрещенная кодовая комбинация с 25многократным повторением ш -разрядной управляющей комбинации,Критерием приема такой служебнойпосылки может быть, напуимер, трехкратное повторение ш -разрядной ЗОкомбинации на длине информационнойчасти посылки и несоответствиеее закону построения кода,Такое построение служебной посылки совместно с изложенным критерием приема позволяет обеспечить высокую вероятность ее правильного приема, а также надежноевыделение служебной посылки дажев том случае, если приемная и 40передающая стороны разошлись врежимах работы, Для восстановления режима работы достаточно повторить служебную посылку и пере- .дать вслед за ней последовательность 45разрешенных комбинаций кода, необходимую для осуществления полногоцикла вхождения в синхронизм,Ийформация, поступающаяна информационный вход анализатора 1, поразрядно вводится в третий регистр18 (Фиг,2) емкостью на (2 ш+1) разрядНа каждом такте производится сравнение содержания 1-го, (ш +1) и(2 ш +1)-го разрядов. Если содержимое этих разрядов совпадает и равно "1", то на выходе первого элемента И 23 появляется единичный импульс, который, пройдя через элемент ИЛИ 25, поступает на вход счетчика 26, Если содержимое этих разрядов равно "0", то сигналы с выходов этих разрядов инвертиру/ются на первом, втором ,и третьем элементах НЕ 20 - 22, поступают на второй элемент И 24 и с его выхода в виде единичного импульса, пройдя через элемент ИЛИ 25, поступают на. вход счетчика 26. Если содержание этих разрядов не совпадает, то импульс на выходе элемента ИЛИ 25 не появляется и тем самым разрешается прохождение через первый элемент 19 запрета тактового импульса на вход "Сброс" счетчика 26, который устанавливается в исходное состояние. При появлении в последовательности информационных символов трехкратного повторения любой ш -разрядной комбинации на выходе элемента ИЛИ.25 формируется последовательность из ш импульсов, счетчик 26 переполняется и импульс с его выхода разрешает запись содержимого первых ш разрядов третьего регистра 18 через первый блок 29 ключей в первый регистр 30, где эта информация хранится до окончания цикла, В конце цикла, если из анализатора 4 (фиг,1) поступает сигнал соответствия кодовой комбинации закону построения кода, то на выходе третьего элемента И 27 (фиг.2) Формируется импульс, который стирает хранящуюся в пер" вом регистре 30 информацию, В противном случае,по сигналу с выхода вто рого элемента запрета 28 информация из первого регистра 30 через второй блок 31 ключей переписывается во второй регистр 32 Информация, записанная во втором регистре 32, анализируется в дешифраторе 33, и на соответствующем его выходе образуется сигнал управления. Таким образом, в устройстве синхронизации по циклам обеспечивается уменьшение времени вхождения в синхронизм, соответствующее длительности одной служебной посылки.ма д. 4/ Патент Ужгород, ул, Проектн или аказ 4920/54 Тираж 659 ВНИИПИ Государственного к по делам изобретений и 113035, Москва, Ж, Раушс