Устройство для синхронизации по циклам

,";.",; )3ВИВЯИОТЫА ЭОБР И ммЕм АВТОРСКОМУ С ЕЛЬСТВУ Ф м Сл И ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56) Авторское свидетельство СССРУ 873445, кл. Н 04 1. 7/08, 1981.Колтунов М.Ни др. Синхронизация по циклам в цифровых системахсвязи. М.: Связь, 1980, с. 41,рис. 2,9.(54) (57) . 1, УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные опознавательсинхросигнала, сумматор и блок регистров сдвига, основной выход которого подключен к одному входу сумматора, а тактовый вход блока регистров.сдвига объединен с соответствующими входами опознавателя синхросигнала и решающего узла, а также счетчик циклов, о т л и ч а ю щ е е с ятем, что, с целью повышения помехо"устойчивости и сокращения временивхождения в синхронизм, в него введены формирователь цикловых импульсов и последовательно соединенные ; элемент запрета, счетчик искаженных . синхросигналов и блок выбора порога, , при этом выход блока выбора порогаподключен к управляющему входу решающего узла, выход которого подключен к входам сброса блока регистров сдвига и формирователя цикловых импульсов, выход которого подключен к первому входу элемента запрета и к входу счетчика циклов, выход которого подключен к соответствующим входам счетчика искаженных синхро, сигналов и блока выбора порога, причем.дополнительный выход блока регистров сдвига подключен к сигнальному входу решающего узла, а такто, вый вход формирователя цикловых им пульсов объединен с соответствую; щим входом опознавателя синхросиг нала, выход которого подключен к второму входу элемента запрета.2. Устройство по п. 1, о т л и - ч а ю щ е е с я .тем, что решающий узел выполнен в виде последовательна соединенных первого блока сравнения, блока вычитания, второго бло" ка сравнения, счетчика сравнения . й блока памяти, выход которого подключен к соответствующим входам первого блока сравнения и блока вычитания, другой вход которого объединен с соответствующими входами первого блока сравнения и блока па мяти и является сигнальным входом решающего узла, управляющим и тактовым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла.1 1172Изобретение относится к электросвязи и может использоваться в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений, 5Целью изобретения является повыше ние помехоустойчивости .и сокращение времени вхождения в синхронизм.На фиг. 1 представлена структурная электрическая схема устройства для 10 синхронизации на фиг. 2 - временные диаграммы, поясняющие работу устрой. ства, когда длительность цикла принимаемого сигнала И = 5, а пороговое число блока выбора порога И = 2. 15Устройство для синхронизации по циклам содержит опознаватель 1 синхросигнача, сумматор 2, блок 3 регистров сдвига, формирователь 4 цикловых импульсов, элемент 5 запрета, счет чик 6 искаженных синхросигналов, блок 7.выбора порога, счетчик 8 циклов, решающий узел 9, содержащий первый блок 10 сравнения, блок 11 памяти, блок 12 вычитания, второй блок 25 13 сравнения и счетчик 14 сравнения.Устройство для синхронизации по циклам работает следующим образом.Сигнал данных поступает на вход опозиавателя 1 сиихросигнала,который ЗО при поступлении комбинации типа синхрогруппы формирует на выходе (фиг, 26) отклик в виде "единичного" импульса, поступающего далее на первый вход сумматора 2. На второй вход сумматора 2 с выхода блока 3 регистров сдвига подается двоичное и-разрядное число в параллельном коде.Сумматор 2 представляет собой параллельный комбинационный сумматор, у которого младший разрядный вход первого слагаемого и и разрядных входов второго слагаемого являются соответственно первым и вторым входомсумматора 2, при этом другие (и) разрядные входы первого слагаемого подключены к источнику "нулевого" ур овня.Блок 3 регистров сдвига включает в себя и М-разрядных (И - число позиций в одном цикле) регистров,сдвига, у которых раздельно объединены тактовые входы и входы сброса. При этом объединены тактовые входы и обьединенные входы сброса регистров сдвига являются соответственно тактовым входом (фиг. 2 а) и входом сброса блока регистров сдвига, а сиг 052 2 нальные входы, выходы последних разрядов и выходы первых разрядов всех регистров сдвига являются соответственно сигнальным входом, выходоми дополнительным выходом блока 3 регистров сдвига.Таким образом, отклик опознавателя 1 синхросигнала, имеющий .место в д-м,тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета откликов на х-й позиции цикла, поступающим с выхода блока 3 регистров сдвига, и новый результат счетй.откликов, больший на единицу прежнего, записывается в виде и-разрядного двоичного числа в соответствующие первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига.При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает уже следующий результат счета откликовна (х+1)-м тактовом интервале отсутствует, прежний результат счета откликов на (+1)-й позиции цикла переписывается в первые ячейки блока регистров сдвига 3, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т.д., т.е. блок 3 регистров сдвига обеспечивает запоминание результатов счета откликов на каждой позиции цикла в течение длительности цикла. При этом величина и определяет емкость памяти результатов счета.Одновременно результаты счета откликов на каждой из позиции цикла с дополнительного выхода блока. 3 регистров сдвига последовательно поступают на сигнальный вход решающего узла 9. В решающем узле 9, например в х-м тактовом интервале, входное двоичное число в параллельном коде, представляющее текущий результат счета откликов на -й позиции цикла, одновременно подается на соответствующие входы первого блока 10 сравнения, блока 11 памяти и блока 12 вычитания.В первом блоке 10 сравнениявходное число сравнивается с двоичным числом, хранящимся в блоке 11 памяти и, если оно превышает число блока 11 памяти, то на выходе первого блока 10 сравнения формируется импульс (фиг. 2 в), который, посту- пая на тактовый вход блока 11 памяти, обеспечивает стирание прежнего и запись нового (входного) числа, После этого на входах первого блока 10 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в блоке 11 памяти, то содержимое последнего не изменяется.Таким образом, в блок 11 памяти переписывается наибольший текущий результат счета откликов на какой- либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла.Получающаяся разность (между числом блока 11 памяти и входным числом) на выходе блока 12 вычитания 1 О1520 в виде двоичного числа в параллельном коде сравнивается во втором блоке 13 сравнения с пороговым числом М, по ступающим на второй его вход (являющийся управляющим входм решающего узла 9). с выхода блока 7 выбора порога. При этом, если число с выхода блока 12 вычитания меньше порогового ЗО числа М, то с выхода второго блока 13 сравнения (фиг. 2 г) на вход сброса счетчика 14 сравнения подается "единичньм" (запрещающий). потенциал, который устанавливает и удерживает его в "нулевом" состоянии, В противоположном случае, т.е. когда в -м тактовом интервале число с выхода блока 12 вычитания равно или больше числа М, то с выхода второго блока 13 сравнения поступает "нулевой" (разрешающий) потенциал, и счетчик 14 сравнения производит счет одного тактового импульса (фиг. 2 д), поступающего на его тактовый вход,. являющийся такто вым входом решающего узла 9. При этом, если наибольшее двоичное число, записанное в блок 11 памяти в каком- либо 1"м тактовом интервале и соответствующее результату накопления на -й позиции цикла, будет превышать на величину равную или большую порогового числа М каждое из М.по- . следующих чисел, поступающих друг за . другом с дополнительного выхода блока 55 3 регистров сдвига, то счетчик 14 сравнения произведет счет следующих подряд И = 1 тактовых импульсов, после чего на его выходе формируетсяимпульсный сигнал, который являетсявыходным сигналом синхронизации решающего узла 9Сигнал синхронизации поступаетна входы сброса блока 11 памяти,блока 3 регистров сдвига и формирователя 4 цикловых импульсов (фиг.2 е),В результате действия этого сигналаблок 11 памяти и блок 3 регистровсдвига сбрасываются в "нуль". Приэтом, как только блок 3 регистровсдвига и блок 11 памяти устанавливаются в "нулевое" состояние, с выхода второго блока 13 сравнения начинает поступать запрещающий "единичный" потенциал, и счетчик сравнения14 также сбрасывается в "нуль". Кроме того,. выходным сигналом синхро- .низации производится фазирование формирователя 4 цикловых импульсов такимобразом, что на выход устройства начинают поступать регулярно следующиецикловые импульсы, во времени совпадающие с откликами опоэнавателя 1синхросигнала на истинные синхро"группы.Далее процесс поиска временногоположения циклового синхросигнала вдвоичном потоке начинается заново,при этом последующие сигналы синхронизации решающего узла 9 будут под"тверждать фазу начальной установкиформирователя 4 цикловых импульсов,если временное положение цикловогосинхросигнала не меняется.Формирователь 4 цикловых импульсов может быть выполнен, например,в виде последовательно соединенныхсчетчика и дешифратора. Соответственно фазирование такого формирователя может осуществляться путем установки в "нуль" счетчика,На фиг. 2 в и г изображены соответственно импульсы первого блока 10сравнения и выходной сигнал второгоблока 13 сравнения. За время действия отрицательного импульса ("нулевого" разрешающего потенциала выходного сигнала второго блока 13 сравнения) счетчик 14 сравнения производитсчет Б - 1 = 4 тактовых импульсов ивыдает сигнал синхронизации (фиг. 2 д)в момент времени С , который подтверждает начальную фазу выходного сигнала формирователя 4 цикловых импульсов (фиг. 2 е) . В момент времени 1:, .имеет место временной сдвиг (смеще 11720525 1 О 15 20 25 30 35 40 45 50 55 ние фазы) принимаемого сигнала надва тактовых интервала, в момент вретмени г - восстановление синхронизма,(обнаружение нового временного положения синхросигнала - фиг. 2 д и е),Процесс формирования пороговых чисел для решающего узла 9 производится следующим образом.На первый вход элемента 5 запрета поступают импульсы формирователя 4 цикловых импульсов (фиг. 2 е), а на второй его вход (запрещающий) - импульсы (отклики) опознавателя 1 синхросигнала. В результате на выход элемента 5 запрета (фиг. 2 ж) пройдут только те импульсы формирователя 4 цикловых импульсов, которые во времеци не совпадают с импульсами опоз" навателя 1 синхросигнала. А поскольку цикловые импульсы (фиг. 2 е) во времени совпадают с истинными откликами опознавателя 1 синхросигнала(фиг, 2 б), причем фаза этих импульсов корректируется сигналом синхронизации решающего узла 9 (фиг.2 д) при сбоях синхронизма, то выходные импульсы элемента 5 запрета (фиг.2 ж) в основном соответствуют искаженным синхросигналам принимаемой двоичной последовательности. Подсчитывая число К искаженных синхросигналов в течение времени счета довольноГбольшого числа цикловых импульсов, можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приемасинхросигнала по формуле Р - Р/О,т.е, производить текущую оценку степени искажений принимаемого сигнала.При этом счетчик 6 искаженных синхросигналов производит подсчет искаженных синхросигналов, а счетчик 8 циклов - общее число Я синхросигналов (переданных за определенный промежуток времени).Ф.Коэффициент счета (емкость) счетчика 8 циклов выбирается равной величине (, поэтому после счета каждых Я цикловых импульсов на его выходе формируется одиночный импульс, с помощью которого в блок 7 выбора порога, вместо хранившегося в нем двоичного числа, переписывается содержимое (новое двоичное число К) счетчика б искаженных синхросигналов, после чего счетчик 6 сбрасывается в "нуль", . и процессанализа качества принимаемого сигнала в течение следования последующихцикловых импульсов повторяется.Блок 7 выбора порога в зависимости от значения записанного в него двоичного числа Р производит выбор определенного двоичного порогового числа М, которое с его выхода в параллельном коде подается на управляющий вход решающего узла 9.Таким образом, в течение времени счета каждый Я циклов в решающий узел 9 подается опеределенное пороговое число М, которое может принимать в каждом конкретном случае одно из В дискретных значений (градаций) в зависимости от качества принимаемого сигнала.Необходимое число градаций г порогового числа М выбирается из расчета поддержания вероятности ложного срабатывания устройства (ложного обнаружения синхросигнала) в требуемых пределах при различных изменениях величины Рос . При этом закон формирования конкретных значений пороговых чисел М блоком 7 выбора порога символически можно записать в виде М =Р(АРос(В), г = 1,22 где Г . - заранее выбранное правилодля блока 7 выбора порога, по которому величина Р : РЯ, принимающей значение в пределах г-го интервала .измерений, приводится в соответствие вполне определенное значение порогового числа М;А.и В " соответственно нижняя и верхняя границы величины Р для г-го интервала,Соответственно требуемая помехоустойчивость устройства, которая определяется вероятностью ложного срабатывания, обеспечивается выбором закона формированияпороговых чисел М для блока 7 выбора порога по соответствующим измеренным значениям величины Р , попадающим в пределы какого-либо г"го интервала с границами А и В, по принципу: чем больге величина Р ,тем большим должно быть пороговое число М. Одновременно достигается сокращение времени вхождения в синхронизм, поскольку временной интервал наблюдения от11 ПО 52 Составитель В. ЕвдокимоваТехред О.Неце . Корректор И, Эрдейи Редактор П. Коссейюе филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Заказ 4920/54 Тираж 659 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5