Устройство для приема и обнаружения комбинации двоичных сигналов

)11 110 4(51) С 08 С 1 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ТОРСНОМУ СВИДЕТЕЛЬСТВУ о СССР79.СССР ЪюФеей ьмыми и восьмым входами чст тва ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫГИЙ(56) 1. Авторское свидетельР 858104, кл. С 11 С 15/00,2. Авторское свидетельстпо заявке В 3537535/24,кл, С 08 С 19/28, 1983(54)(57) УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ,.содержащее хронизатор, пер вый вход которого является первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика н первого регист. ра и является вторым входом устройства, первый выход хронизатора соеди. нен с первыми входами второго регистра и триггера, второй выход - с первым входом первого блока памяти третий выход - с вторым входом первого счетчика, четвертый выход - с первым входом первого коммутатора, пятый выход - с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока памяти, выходы которого соединены с соответствующими вторыми входа 1ми второго регистра, первые выходы второго регистра, соединены с соответствующими третьими входами первого блока памяти, второй выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом первого коммутатора, третий вход которого является третьим входом устройства,выход первого коммутатора соединенс четвертым входом первого блокапамяти, второй блок памяти, выходыкоторого соединены с соответствующими первыми входами сумматора, выходы сумматора соединены с соответствующими вторыми входами первогорегистра, выходы которого соединеныс соответствующими вторыми входамисумматора и порогового элемента,третий регистр, входы которого являются четвертыми входами устройства, выходы третьего регистрасоединены с соответствующими третьими входами порогового элемента,выход которого является выходомустройства, о т л и ч а ю щ е -е с я тем, что, с целью повышенияинформативности устройства, в неговведены второй счетчик и второйкоммутатор, третий выход хронизатора соединен с третьим входом первогорегистра, объединенные первые входы второго счетчика и второго коммутатора являются пятым входом устройства, второй вход второго счетчика является шестым входом устройства, выходы первого счетчика, второго счетчика, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертьпч и пятыми входами второго коммутатора, выходы которого соединены с соответствующими пер" . выми входами второго блока памяти, вторые и третий входы второго блока памяти являются соответственноИзобзретецше Огцсится к .электро-.связи и может быть использвано нустройс.твдх обработки дискретньгхсобшсццй для Обнаружения ксзмбигзсзггггдвоичных сцгндлон изцестцогсз вида5при неизвестцом моменте ее приход И.знсзсзт О устрЙотеО Оя грцемсз ц обцаружецця комбинации Дноцчззых сигналов, содерждигес г ецератор тактогзых изпуз ссзгз, формирователь импульсов, счетчики, злемецты И, элементы ИЛИ, триггс р, дешцфрдторьз,э;гементы з;здержкц, цроггзый эзгР -мецт, рс Кистры, хроццздтор и блокипамяти 1 1,Недос.тдтком изнестцого устрой -стВ янляРтся ццзгсР сзыстг)сздеггст -НЦР.Ндззосзгзее блцзкгзь по тсзхцичес ззс 1 ззсущности к предл;и демому явияетс яустройство для прцемд и обцаруже -ния комбинации двоичных сцзналон,СОДЕРжДЩЕЕ ХРОВИЗДТОР, ПЕРНЬзЕ НХСзпыкоторого являются нернымц входамц устройства, Вторсй вход хрцц зато ра объединен с. цс:рными входами с з тчика и перво О регис.тр и ягзляетсявторым входм устрсзйстнд, первыйвыхсзд хронцздтс рд с с 1 Р,ис ц с вторымвходом счетчика ц цс рвымц Входамц первго и нт 1)0 емецтОВ Игзто рой выход хроцц сиз тсзрд сзсзедцгз В спервыми нхидмц т 1 зиг Ррд ц второ сз регистра, трсгий выход, - с ггерным ВхОДОИ коммутдт сз 1 з л ч Рт гз Р 1 зтьп 35 ньгход - с вгрьгм гзхдсзм первого регистра, пятьгй выход - с перМи входами первго блок памяти, п - рогового элемецта, третьего и четвертого элементов И, шес.той выход - 40 с вторыми входми первого и третьс. ГО элементон И с едемог ВыхОд с вторыми входами второго и четгзер - того элементв И, ньгходы счет зика соединены с соответствующими первыми 45входами первого, второго и третьего блоков памяти, выходы третьегои четвертого элемецтон И соединеныс Вторыми входами соответственновторого и третьего блоков памяти, ны О ходы первого бглокд памяти соединеныс соответствующими вторыми входами второго регистра, первый выход кото - рого соединен с вторым входом триггера, выход триггера соединен с перв 55 вым входом коммутатора, второй вход коммутатора является третьим входом устройства, вторые выходы регистра И ЦЫХСзц КОММУтатОРа СОЕДИНЕНЫ СООтВЕтстненцо с первыми входами блоков с:рагзнеция и третьими входами первого блока памяти, ныходы второго блока памяти соединецьз с вторыми входами соответствующих блокон сравнения, гзьгхсздьз которых соединены с первыми входами соответствующих пятых элемецтон И, выходы третьего блока памяти соединены с вторыми входами соответствующих пятых элементов И, выходы которых соединены через четвертый блок памяти с соответствующими первыми входами сумматора, выходы с.уммдтора соединены с третьими вхо - дами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогового элемента, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, третьи входы второго, третьего блоков памяти и входы третьего регистра являются соответственно четвертыми, пятыми и шестыми входами устройства, выходы первого, второго элементов И и порогового элементаявггянзтся соответственно первым, вторым и третьим вы здами устройства 2 .Недостатком этого устройства является ограниченное число видов Обнаруживаемых комбинаций. Обнаружинаемыми являются комбинации с детер - миццронацной структурой. Но устройство це обнаруживает, например, составную комбинацию, образованную Ь -частичными комбинациями, выбираемыми каждая из алфавита объемом г гссзмбццдций, так как данная составная ксзмбцндция имеет определенное количество реализаций, а устройство может быть настроено только на одну ее реализацию, хранящуюся н блоках памяти эталона и маски, то остальные ее реализации пропускаются, Ограничецное число видов обнаруживаемых комбинаций снижает информативность известного устройства.11 Рлью изобретения является повышение информативности устройства,Указанная цель достигается тем, что в устройство для приема и обнаружения комбинации двоичных сигналов, содержащее хронизатор, первый вход которого является первым входом устройства, второй вход хронизатора Объединен с первыми входами первогосчетчика и первого регистра и является вторым входом устройства, первыйвыход хронизатора соеди цен с первымивходами второго регистра и триггера,второй выход - с первым входом первого блока памяти, третий выход - свторым входом первого счетчика, четвертый выход - с первым входом первого коммутатора, пятый выход - спервым входом порогового элемента,выходы первого счетчика соединены ссоответствующими вторыми входамипервого блока памяти, выходы которого соединены с соответствующими вторыми входами второго регистра, перввые выходы второго регистра соединены с соответствующими третьимивходами первого блока памяти, второйвыход второго регистра соединен свторым входом триггера, вь 1 ход триггера соединен с вторым входом первого коммутатора, третий вход которогоявляется третьим входом устройства,выход первого комМутатора соединенс четвертым входом первого блокапамяти, второй блок памяти, выходыкоторого соединены с соответствующими первыми входами сумматора, выходы сумматора соединены с соответствующими вторыми входами первогорегистра, выходы которого соединеныс соответствующими вторыми входамисумматора и порогового элемента,третий регистр, входы которого являются четвертыми входами устройства,выходы третьего регистра соединеныс соответствующими третьими входами порогового элемента, выход которого является выходом устройства,введены второй счетчик и второй коммутатор, третий выход хроцизаторасоединен с третьим входом первогорегистра, объединенные первые входывторого счетчика и второго коммутатора являются пятым входом устройства, второй вход второго счетчикаявляется шестым входом устройства,выходы первого счетчика, второго счетчика, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертым и пятыми входами второго коммутатора, выходы которого соединены ссоответствующими первыми входами второго блока памяти, вторые и третийвходы второго блока памяти являютсясоответственно седьмыми и восьмымвходами устройства. 5 10 15 20 25 30 35 40 45 50 55 я фпг. 1 приведена структурцяцсхема предлагаемого устроистца, цяфиг. 2 - времеццые диаграммы входныхдвоичных сигналов и тактовых импульсов, на фиг. 3 - пример содержимогоячеек блока 1 памяти, ця фиг. 4временные диаграммы управляющихсигналов.Устройство для приема и обнаружения комбинаций двоичных сигналовсодержит блок 1 памяти, регистр 2,триггер 3, коммутаторы 4 и 5, блок бпамяти, хроцизятор 7, счетчики 8 и9 адреса, сумматор 1 О, регистр 11,пороговый элемент 12 и регистр 13.Устройство работает следующимобразом.Принимаемые двоичные сигналы ввиде последовательности элементарныхпосылок "О", "1" (фиг, 2 а ) поступают ца вход коммутатора 4. а входы хроцпзяторя 7, счетчика 8 и регистра 11 поступают синхронизированные с двоичными сигналами тактовыеимпульсы (фцг, 2 6 ). Очереднойтактовый импульс устанавливает в нольсчетчик 8 адреса, регистр 11 и запускает хроцизатор 7, который в ответца тактовый импульс вырабатываетв интервале между соседними тактовы-ми импульсами (фиг. 2 6, 4 а ) следующие управляющие сигналы: первуюпачку из Ч = - импульсов (фиг. 4 о )Мгде Й - число двоичных сигналовкомбинации; и - целое число, равноечислу разрядов ячейки памяти в блоке 1 памяти; вторую пачку изимпульсов (фиг. 4 и ), задержанную относительно первой пачки; третью пачку изимпульсов (фиг. 4 Б ),задержанную относительно второй пачки, импульс вводя принимаемого двоичного сигнала (фиг, 4 я ), импульссчитывания (фиг. 4 Р ),Блок 1 памяти, регистр 2, триггер 3 и коммутатор 4 обеспечиваютхранение и считывание М -разряднойвыборочной комбинации, образованнойдвоичными сигналами, принятыми вданном и в М - 1 предыдущих тактовых интервалах. Эта комбинацияупакована в блоке 1 памятив "разрядными словами, нумерация которыхвозрастает в направлении к прошпомувремени, а в словах старшим разрядамсоответствуют более "старые" двоичные сигналы. Для примера на фиг. 3показано содержимое блока 1 памятив моменты времени ; 1 , Фв случае 16-разрядной выборочной комбинации, упакованной четырьмя четырех- разрядными словами (на фиг, 3 через 6 о.означен двоичный сигнал в мо- мент ;). Слова размещаются в ячейках памяти с адресами 0,1,- 1.Чтение слов выборочной комбинации осуществляется кодами с выходов счет 1 О чика 8 адреса, поступающими на адоесные входы блока 1 памяти, Первым в тактовом интервале считывается нулевое слово после установки в ноль счетчика 8 адреса, остальные слова15 считываются при последовательном, наращивании на единицу его содержимого импульсами третьей пачки (фиг. 4 2 ), поступающими на суммирующий вход счетчика 8 с выхода хрониэатора 7. После того, как считываемое слово установится на выходах блока 1 памяти, импульс первой пачки (фиг. 4) с выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации, в триггер 3 - содержимое старшего разряда с выхода регистра 2, записанное в него из старшего разряда предыдущей ячейки блока 1 ЗО памяти. Следующий импульс второй пачки (фиг. 4 б ) с выхода хронизатора 7 поступает на управляющий вход блока 1 памяти и записывает в него по тому же адресу слово выборочной 3 комбинации со сдвинутыми по направлению к старшим разрядам двоичными сигналами, так как выход коммутатора 4 соединен с информационным входом младшего разряда блока 1 памяти, 40 остальные информационные входы блока 1 соединены с выходами регистра 2 с перекосом на один разряд в сторону его младших разрядов. В младший разряд нулевого слова записывается 43 принимаемый в данный тактовый интервал двоичный сигнал, проходящий со входа устройства на выход коммутатора 4 благодаря наличию на его управляющем входе импульса ввода И (фиг. 4 ) с выхода хронизатора 7, а в младший разряд остальных слов старший разряд предыдущего слова, поступающий с выхода триггера 3 на выход коммутатора 4, Этим обеспечива Зз ется сдвиг выборочной комбинации на один бит в направлении к новому двоичному сигналу. Каждое слово выборочной комбинации поступает на четвертый и пятые входы: коммутатора 5, на вторые входы которого поступают коды с выходов счетчика 8 адреса. В режиме выделения комбинации двоичных сигналов команда ввода на первом входе коммутатора 5 отсутствует, вследствие чего с входов коммутатора 5 на его выходы соединенные с адресными входами блока 6 памяти, поступает код, младшими разрядами которого является код слова выборочный комбинации, старшими разрядами - код номера этого слова. Ячейка блока 6 памяти с этим адресом содержит двоичный код числа информационных позиций, на которых совпадает слово выборочной комбинации со словом эталона (словом выделяемой комбинации), Например, если в случае четырех че - тырехразрядных слов вторым словом эталона является слово 0011, в котором все позиции информационные, тс для второго слова 0000 выборочной комбинации ячейка с адресом 100000 содержит код 010 (код числа 2), для второго слова 0001 выборочной комбинации ячейка с адресом 100001 код 011 (код числа 3) и т.д, по всем вариантам второго слова выборочной комбинации. Если же в слове эталона 0011 старший разряд (крайняя слева позиция) является неинформационным. то в ячейках с адресами 100000 и 100001 будет содержаться код 001 и 010, как результат сравнения слов 011 и 000, 011 и 001.Сумматор 10 суммирует двоичные числа с выходов блока 6 постоянной памяти и регистра 11. По окончании суммирования импульс третьей пачки (фиг. 4 2 ) с выхода хронизатора 7 поступает на тактовый вход регистра 11 и записывает в него содержимое сумматора 10.После обработкислов выборочной комбинации регистр 11 содержит число, равное равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном. Если это число не меньше порогового числа записанного в регистре 13, то импульс считывания (фиг. 4 е ) с выхода хронизатора 7, поступающий на стробирующий вход порогового элемента 12, считывает на выход устоойства решение об обнаружении комбинации. По окончании последнего им-пульса второй пачки (фиг. 4 1 )блок 1 памяти содержит выборочнуюкомбинацию, сдвинутую на один битв направлении к новому двоичному 5сигналу (фиг. 3).Аналогичным образом осуществляется анализ выборочных комбинацийв последующих тактовых интервалах.Для ввода данных в блок 6 памятина вход счетчика 9 поступает импульс,устанавливающий счетчик 9 в исходноесостояние, после чего данные вводятся словами. Каждое слово данных со"провождается командой ввода и импульсом записи. Команда ввода,поступающая на управляющий вход коммутатора 5 и на суммирующий входсчетчика 9 адреса, устанавливает навыходах счетчика 9 очередной адрес, 20Импульс записи, поступающий на управляющий (третий) вход блока 6записывает в него данные, поступающие на информационные вторые входы,по адресу, который действует наадресных входах блока. 6 памяти. Число адресных входов блока 1 памяти равно 1 - ОР, .; . число разрядов ячеек блока 6 паня ., равно и =10( в Расширение видов обнаруживаемых ком. бинаций достигается за счет обнаружения составной комбинации, образованной 1 -частичными комбинациями, выбираемыми каждая иэ алфавита объемомкомбинаций, В этом случае число разрядов ячеек блока памяти выбирается равным чиспу разрядов частичной комбинации, а в каждую ячейку блока 6 памяти записывается число, равное числу информационных позиций, на которых слово выборочной комбинации, соответствующее ячейке памяти, совпадает с наиболее сходной с ним комбинацией алфавита,115 б 110 Я,кс ) = 1 0 1 1 1 к Ь+1 8 и+я ел 7 ерРол О Род ря да РоэрРюЯчейка а 5 Г 1 0 Ячейла 3 2 1 0 Составитель М. НикуленкоТехрец Т,Фанта ектор В. Гирняк Т НИИПИ 1