Устройство для контроля логических блоков

(50 4 С 06 Р 11/26 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРЙО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБРЕ АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР В 955072, кл. С 06. Р 11/00, 1980.Авторское свидетельство СССР В 74 о 554, кл. С 06 Р 15/46, 1977, (54) УСТРОЙСТВО 1 Ц 1 Я КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано; для тестового контроля логических блоков. Цель изобретения - обеспечение конт" роля в динамическом режиме. Устройство содержит блок ввода, блок памятитестов, п ячеек формирования входныхвоздействий, блок управления, который синхронизирует по времени и ячеек Формирования входных воздействий(где и - число входов-выходов контролируемого логического блока), запускает и останавливает блок ввода.В зависимости от информации поля управления блока памяти тестов происходит разделение контрольных выводовлогического блока на входные и выходные. Причем возможен контроль встатическом режиме тех контактов,которые не проверялись в динамичесском режиме, Выходная реакция логи- Жческого блока записывается в регистр,а с него попадает на блок индикации. ЪФФ2 ил,12281 25 Изобретение относится к вычислительной. технике и автоматике и может использоваться для проверки логических схем цифровых узлов ЭВМ,Цель изобретения - расширение 5функциональных воэможностей устройства за счет окончания контроля вдинамическом режиме.На фиг. 1 представлена функциональная схема предлагаемого устройст Ова на фиг. 2 - вариант выполнениякодоуправляемого элемента задержки,Устройство содержит проверяемыйлогический блок 1, ячейки 22,формирования входных воздействий, 5элементы И.З и 4, триггеры 5 - 7,элемент ИЛИ 8, элемент 9 равнознач-ности, группу 1010триггеров, блок 11 индикации, блок 12 памяти, дешифратор 13, блок 14 формирования временных задержек, счетчик15 байтов, элемент ИЛИ-НЕ 16, блок17 управления, элемент ИЛИ 18, элементы 19 и 20 задержки, элементыИ 21 - 23, элементы ИЛИ 24 и 25,вход 26 "Пуск", триггер 27, элементыЧ 28 - 30, блок 31 синхронизации, генератор 32 тестов,Элемент задержки содержит мультиплексор 33 и группу элементов 34 задержки, каждый выход которой, имеющийразличные времена задержки, подключенк соответствующему информационному,входу мультиплексора 33, адресныевходы которых соединены с выходами 35поля задания времени работы ячеекблока 12 памяти.Блок 12 памятипостроен на регистрах с последовательно-параллельным(по байтовым) занесением информации;. 40Занесение байта информации в регист-.ры определяется кодом на адресных вхо"дах блока 12 памяти , которые подключены к разрядным выходам счетчика 15байтов, Занесение информации по коду 45адреса реализовано в микросхемах памяти, например в 500 РУ 415, ш байтоврегистра адреса являются информационными (ш + 1) байт управления,ш + 2 байт - байт времени. Выходы 10РРблока 12 памяти соответствуют тестовым выходам блока 12 памяти (соответствует первому разрядупервого байта регистра, + и соответствует последнему разряду байта).Устройство включается в работу подачей сигнала "Пуск" на вход 26 устИ 11ройства. Пои этом сигнал Пуск че 09 2рез схему ИЛИ 24 устанавливает в единичное состояние триггер 27. Сигнал с выхода триггера 27 включает генератор 32 тестов и блок 31 синхронизации эБайты информации с выходов 1,8 генератора 28 тестов возбуждают информационные входы блока 12 памяти, синхровход блока 12 памяти и счетный вход счетчика 13 байтов, под управлением сигналов с разрядных выходов счетчика 15 байтов производится последовательное побайтовое заполнение блока 12 памяти.В устройстве различаются следующие команды: команда определения выходных контрольных точек контролируемого блока 1 (команда 1); команда заполнения блоков 2 формирования сигналов проверки тестовой информации (команда 11); команда определения контрольных точек контролируемого блока 1 для проверки динамических характеристик сигналов (команда 111); команда окончания тестовой проверки (команда 17).При установке в поле управления команды 1 (единичный сигнал на выходе 1 дешифратора 13), сигналом переполнения счетчика 15 байтов осуществляется возбуждение элемента И 3 в ячейках 2 формирования входных воздействий и триггеры 6 устанавливаются в состояние, соответствующее коду.на тестовых выходах (Г Р) блока 12 памяти. Так осуществляется разделение контрольных точек (кон" тактов) контролируемого блока 1 на входные и выходные (входной контакт - состояние "0" триггера 6, выходной контакт - состояние "1" триггера 6).В случае установки в поле управления блока 12 памяти кода команды 11, сигналом с выхода переполнения счетчика 15 байтов осуществляется возбуждение элементов И 4 в ячейках 2 формирования входных воздействий т.е. осуществляется установка триггеров 5 в положение, соответствующее коду на тестовых выходах блока 12 памяти, Таким образом ячейки 2 формирования входных воздействий подготовлены для возбуждения входных контрольных точек проверяемого блока 1 тестовыми сигналами в соответствии с кодом установленным на триггерах.В случае установки команды 1 П в поле управления блока 12 памяти,40 45 50 55 сигналом переполнения счетчика 15 байтов производится возбуждение элемента И 21 в блоке 17 управления, сигнал с выхода элемента И 21, устанавливает по синхровходам триггеры 7 ячеек 2 формирования входных воздействий в состояние, соответствующее сигналам на выходах триггеров 5, т.е. через элемент ИЛИ 8 производится возбуждение входных контактов контролируемого блока 1 сигналами тестовой проверки (возбуждение выходных контактов проверяемого блока 1 блокируется единичным сигналом на входе элемента ИЛИ 8). Одновременно сигнал с выхода элемента И 21 поступает на синхровход блока 14 формирования временных задержек и через элемент ИЛИ 25 производит установку триггера 27 в нулевое состояние, тем самым осуществляется остановка генератора 28 тестов. Единичные значения сигналов на тестовых выходах (РРд) блока 12 памяти соответствуют контрольным точкам контролируемого блока 1, которые необходимо проверить в динамическом режиме.Сигналы на соответствующих контактах контролируемого блока 1 должны появиться не позднее времени, определяемого элементом 14 задержки. Сигналс выхода элемента 14 задержки запускает элемент 19 задержки и разрешаетвозбуждение элементов И 32 в ячейках 2 2формирования входных воздействий. На выходах элементов ИЛИ 18 появится единичный сигнал, если соответствующие этим элементам тестовые выходы блока 12 памяти установлены в единичное состояние. Сигнал с . выхода элемента ИЛИ 18 возбуждает синхровходы соответствующих триггеровгруппы 10, которые устанавливаются 1 в единичное состояние в случае несравнения сигналов на контрольных точках контролируемого логического блока и на соответствуюших триггерах 7, Сравнение данных сигналов осуществляется на элементах 9 равнозначности. Сигналом с выхода элемента 19 задержки осуществляются запуск элемента 20 задержки и возбуждение по второму входу элементов И 29 ячеек 2 формирования входных воздействий. Сигналы на выходе элемента ИЛИ 18 в данном случае появляются, если соответствующие тестовые разряды блока 12 памяти установлены в нулевое состоя 5 О 5 го 25 30 ние. Таким образом, осуществляетсяконтроль сигналов на контактах контролируемого блока 1 в статическом ре.жиме, причем проверке подверженытолько сигналы на тех контактах блока 1, которые не проверялись в динамическом режимеСигналом с выходасхемы 20 задержки разрешается возбуждение схемы И 22 в блоке 17 управления и в случае отсутствия сбоя (единичный сигнал на выходе элементаИЛИ-НЕ 16), единичным сигналом навыходе элемента И 22 через элементИЛИ 24 устанавливается в единичноесостояние триггер 27, включается генератор 32 тестов и процесс проверкиблока 1 тестовыми сигналами повторяется. В случае, если на выходе элемента ИЛИ-НЕ 1 б имеется нулевой сиг-.нал, работа устройства оканчиваетсяи на блоке 1 индикации операторупредставляется информация о сбоях насоответствующих контактах контролируемого блока 1. В случае установкив поле управления (и + 1) блока 12памяти команды 1 Ч, сигналом синхронизации с выхода 9 блока 31 синхронизации производится возбуждение элемента И 23 в блоке 17 управления, вы"ходной сигнал последней через элементИЛИ 25 осуществляет установку триггера 27 в нулевое состояние и останавливается генератор 32 тестаФормула изобретения Устройство для контроля логических блоков, содержащее генератор тестов, блок управления, блок индикации,п ячеек формирования входных воздействий, где и - число входов-выходов контролируемого логического блока, каждая 1 -я ячейка формирования входных воздействий (1 = 1 - и) содержитпервый, второй, третий, четвертый ипятый элементы И, первый элемент ИЛИ,первый, второй и третий триггеры,элемент равнозначности, причем выходы первого и второго элементов И соединены с входами синхронизации первого и второго триггеров соответст" венно, выход первого элемента ИЛИ соединен с первым входом элемента равнозначности и с соответствующим входом-выходом контролируемого логического блока, о т л и ч а ю щ е ес я тем, что, с целью расширения функциональных воэможностей устройства за счет окончания контроля в ди"инверсные выходы элементов равнозначности всех ячеек формирования входных воздействий соединены с информационными входами соответствующихтриггеров группы, выходы которых соединены с соответствующими информационными входами блока индикации ис соответствующими входами элементаИЛИ-НЕ блока управления, выходы вторых элементов ИЛИ всех ячеек формирования входных воздействий соединены свходами синхронизации соответствующихтриггеров группы, выход, элемента 1ИЛИ-НЕ блока управления соединен спервым входом первого элемента И блока управления, группа выходов поля управления, блока памяти соединенас группой информационных входов дешифратора, первый и второй выходы которого соединены соответственно с первыми входами первых и вторых элементов И всех ячеек формирования входных воздействий, разрядные выходысчетчика байтов соединены с адресными входами блока памяти, выход переполнения счетчика байтов соединен с первым входом второго элемента И блока управления, с вторыми входами первых и вторых элементов И всех ячеек формирования входных воздействий, выход блока синхронизации соединен с входом синхронизации блока памяти, со счетным входом счетчика байтов и с первым входом элемента И блока управления, третий и четвертый выходы дешифратора соединены с вторыми входами второго и третьего элементов И блока управления соответственно,группа выходов поля задания времени работы ячеек формирования входных воздействий блока памяти соединена с группой входов мультиплексора, группа информационных входов которого соединена с группой выходов элементов задержки группы, входы которых соединены с, выходом второго элемента И блока управления и с первым входом первого .элемента ИЛИ блока. управления, второй вход которого соединен с выходом третьего элемента И блока управления, выход первого элемента ИЛИ блока управления соединен с нулевым входом триггера блока управления, единичный вход которого соединен с вь 1 ходом второго элемента ИЛИ блока управления, первый вход которого соединен с входом пуска устройства, выход пернамическом режиме, оно содержит элемент ИЛИ-НЕ, группу, триггеров, дешифратор, счетчик байтов, блок синхронизации, блок формирования временных задержек, блок памяти, блок управления содержит триггер, два элемента задержки, два элемента ИЛИ,элемент ИЛИ-НЕ, три элемента И, вкаждую ячейку формирования входных 30воздействий введен второй элементИЛИ, а блок формирования временныхзадержек содержит группу элементовзадержки и мультиплексор, причем информационные входы первых триггеров 15всех ячеек формирования входных воз=действий соединены с соответствующими тестовыми выходами блока памяти ис информационными входами вторыхтриггеров всех ячеек формирования 20входных воздействий, с первыми входами третьих элементов И всех ячеекформирования входных воздействий ис инверсными входами четвертых эле"ментов И всех ячеек Формирования 25входных воздействий, выходы пятыхэлементов И всех ячеек формированиявходных воздействий соединены с первыми входами первых элементов ИЛИсоответствующих ячеек формирования 30входных воздействий, выходы третьихи четвертых элементов И всех ячеекформирования входных воздействий соединены соответственно с первыми ивторыми входами вторых элементовИЛИ соответствующих ячеек формирования входных воздействий, прямые иинверсные выходы первых триггероввсех ячеек формирования входных воздействий соединены с вторыми входами первых элементов ИЛИ соответствующих ячеек формирования входных воздействий и с первыми входами пятыхэлементов И соответствующих ячеекформирования входных воздействий, 45прямые выходы третьих триггероввсехячеек формирования входных воздействий соединены с вторыми входами пя тых элементов И соответствующих ячеек формирования входных воздействий 50и вторыми входами элементов равнозначности соответствующих ячеек формирования входных воздействий, выходы вторых триггеров всех ячеек фор"мирования входных воздействий соеди-: 55нены с информационными входами третьих триггеров соответствующих ячеекформирования входных воздействий,1228109 ставитель А.Сиротхред И.Попович я Редакто 1ректор А,ОбручарМ щ ереда Тираж 6 НИИПИ Государ по делам и 35, Москва, Жаз 2288/50 Подписикомитета СССР твенног обретен 35, Рау тиид.4 и о 113 ка Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная вого элемента И блока управления соединен с вторым входом второго элемента ИЛИ блока управления, выход мультиплексора соединен с вторым входом третьих элементов И всех ячеек формирования входных воздействий и через первый элемент задержки,блока управления с прямыми входами четвертых элементов И всех ячеек формирования входных воздействий и с входом второго элемента задержки блока ЛЦ управления, выход которого соединен с вторым входом первого элемента И блока управления, выход триггера блока управления соединен с входами пуска блока синхронйзации и генератора тестов, выходы которого соеди- нены с информационными входами блока памяти, синхровходы третьих триггеров всех ячеек формирования вход- О ных воздействий соединены с выходомвторого элемента И блока управления.