Умножитель частоты

,ЯО 4(51) С Об Р 7 ОПИСАНИ ОБРЕТЕН ЬСТВУ ОСУДАРСТВЕННЫЙ КОМИТЕТ ССОРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИД(72) О,А. Губанов и В.Л. Котляров (71) Львовский ордена Ленина политехнический институт им. Ленинского комсомола(56) Авторское свидетельство СССР У 935956, кл. С 06 Г 7/68, 1980.Авторское свидетельство СССР Р 826343, кл. С Об Г 7/52, 1979. (54)(57) УМНОИИТЕЛЬ ЧАСТОТЫ содержа щий генератор тактовых импульсов, первый и второй делители частоты, первый и второй элементы И, первую схему сравнения, блок синхронизации, элемент ИЛИ, первый и второй счетчики, триггер, первый сумматор, первый, второй и третий регистры, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, тактовым входом блока синхронизации и счетным входом первого делителя частоты, второй вход первого элемента И соединен с выходом блока синхронизации, а выход - со счетным входом первого счетчика, вход установки в "О" блока синхронизации со - единен с выходом первой схемы сравнения, с первым входом установки в "0" первого счетчика, первым входом второго элемента И, счетным входом второго делителя частоты и входом разрешения записи первого регистра, инФормационный вход блока синхронизации соединен со старшим разрядным выходом сумматора, остальные разрядные выходы сумматора соединены соответственно с инФормационными входами первого регистра, входы первой группы сумматора соединены соответственно с,разрядными выходами второго регистра, входы второй группы сумматора соединены соответственно с разрядными выходами первого регистра, вход установки в "0" которого соединен с вторым входом установки в "0" первого счетчика, входами разрешения записи второго и третьего регистров, входом установки в "0" второго делителя частоты, первым входом триг- . гера и первым входом элемента ИЛИ, выход которого является выходом умно- жителя частоты, а второй вход соединен с выходом второго элемента И, второй вход которого соединен с выходом триггера, второй вход триггера соединен с выходом второго делителя частоты, выход старшего разряда первого делителя частоты соединен со счетным входом второго счетчика, первая и вторая группы входов первой схемы сравнения соединены соответственно с разрядными выходами третьего регистра и первого .счетчика, о т л ич а ю щ и й с я тем, что, с целью уменьшения динамической погрешности умножения, в него введены второй сумматор, вторая схема сравнения, преобразователь прямого кода в дополнительный, элемент НЕ, тактирующий блок, содержащий два 2 -триггера и элемент И, первый вход которого сое, динен с прямым выходом первого 2 - триггера и установочным входом второго Э-триггера, инверсный выход которого соединен с вторым входом элемен" та И, входы синхронизации двух Р 11триггеров объединены, группа изрегистров (где л - округление доближайшего большего числа отношениямаксимальной к минимальной входныхчастот), группа из (и) элементов Ии группа из (и) триггеров, причем1-й триггер ( 1 = 1п) инверсным выходом соединен с первым входом1-го элемента И, прямым выходом - свторым входом (1-1)-го элемента И,вход установки в "1" -го триггерасоединен с выходом 1-го элемента И,входом установки в "О" (1+1)-готриггера ивходом разрешения записи(1+1)-го регистра, входы синхронизации триггеров с первого по (ь)-йсоединены с выходом элемента НЕ,вход которого соединен с выходомгенератора тактовых импульсов,входом синхронизации 2-триггеров тактирующего блока, третьими входамиэлементов И с первого по (о -2)-й,стробирующим входом второй схемысравнения, выход которой соединен свходом разрешения записи ь-го регистра, входом установки в "1" (и)-готриггера, первым входом элементаИЛИ, входы первой группы второйсхемы сравнения соединены соответственно с разрядными выходами первого 51959делителя частоты и младшими разрядными входами первого регистра группы, входы второй группы - с разрядными выходами, второго счетчика и старшими разрядными входами первого регистра группы, а входы третьей группы - с разрядными выходами о-го регистра и входами преобразователя прямого кода в дополнительный, разрядные выходы которого соединены соответственно с входами первой группы второго сумматора, младшие разрядные выходы которого соединены соответственно с входами второго регистра,а старшие разрядные выходы - с входами третьего регистра, входы второй группы второго сумматора соединены соответственно с разрядными выходами (ь)-го регистра, разрядные выходы 1-го регистра соединены соответственно с разрядными входами (+1)-го регистра, выход элемента И тактирующего блока соединен с входомразрешения записи первого регистра группы и входом установки в "О" первого триггера группы, установочный вход первого 2-триггера тактирующего блока соединен с входной инфор-, мационной шиной умиожителя частоты,20 Изобретение относится к автоматике и вычислительной технике и может быть использовано при обработке информации, представленной в виде частотно-импульсных последовательностей. 5Цель изобретения - уменьшение. динамической погрешности умножения и повышение равномерности следования выходных импульсов при любой неравномерности следования входных импульсов.На чертеже изображена блок-схема умножителя частоты. Для наглядности примем я = 3.Умножитель частоты содержит гене ратор 1 тактовых импульсов, подключенный выходом к первому входу первого элемента И 2, тактовому входу блока 3 синхронизации, к счетному входу первого делителя 4 частоты, к входу синхронизации первого 5 и второго 2-триггеров 6 тактирующего блока 7, входу элемента НК 8, третьемувходу третьего элемента И 9, к стробирующему входу второй схемы 10сравнения. Элемент И 2 соединенвыходом со счетным входом первогосчетчика 11, а вторым входом - с выходом блока 3 синхронизации. Входустановки в "О" блока 3 синхронизациисоединен с выходом первой схемы 12сравнения, с первым входом установкив "0" счетчика 11, первым входомвторого элемента И 13, счетным входомвторого делителя 14 частоты и входомразрешения записи первого регистра 15,а ин 4 юрмационным входом - со старшимразрядным выходом первого сумматора16. Остальные разрядные выходы сумматора 16 соединены соответственно с3 11519 информационными входами регистра 15. Входи первой группы сумматора 16 соединены соответственно с разрядными выходами второго регистра 17, а входы второй группы сумматора 165 с разрядными выходами регистра 15, вход установки в "0" которого соединен с выходом второй схемы 10 сравнения, с вторым входом установки в "О" счетчика 11, входами разрешения 10 записи второго и третьего регистров 17 и 18, входом установки в "0" делителя 14 частоты, первым входом первого триггера 19, с входом разрешения записи четвертого регистра 20, 15 с входом установки в "1" второго триггера 21 и первым входом элемента ИЛИ 22. Выход элемента ИЛИ 22 является выходом умножителя частотыЭ а второй вход элемента ИЛИ 22 соединен с выходом элемента И 13, второй вход которого подключен к выходу триггера 19, соединенного вторым входом с выходом делителя 14 частоты. Выход старшего разряда делителя 4 частоты соединен со счетным входом второго счетчика 23. Первая и вторая группа входов первой схемы 12 сравнения соединены соответственно с разрядными выходами регистра 18 и счетчика 11, Входы первой группы схемы 10 сравнения соединены соответственно с разрядными выходами делителя 4 частоты и младшими разрядными входами пятого регистра 24, входы35 второй группы - с разрядными выходами счетчика 23 и старшими разрядными входами регистра 24, а входы третьей группы - с разрядными выходами регистра 20 и входами преобразователя 25, прямого кода в дополнительный, разрядные выходы которого соединены соответственно с входами первой группы второго сумматора 26, Младшие разрядные выходы сумматора 26 соединены соответственно с входами регистра 17, а старшие разрядные выходы - с входами регистра 18Входы второй группы сумматора 26 соединены соответственно с разрядными выходами 5 О шестого регистра 27 и разрядными .входами регистра 20, Информационные входы регистра 27 соединены соответственно с разрядными выходами регистра 24, а вход разрешения записи регистра 27 подключен к выходу элемента И 9, к входу установки в "0" триггера 21 и к входу установки в 59 1"1" третьего триггера 28, Входы синхронизации триггеров 21 и 28 соединены с выходом элемента НЕ 8, Элемент И 9 первым входом соединен с прямым выходом триггера 21, а вторым входом - с инверсным выходом триггера 28.Тактирующий блок .7 представляет собой синхронизируемую импульсами генератора 1 схему привязки и содержит два В -триггера 5 и 6 и элемент И 29, первый вход которого соединен с прямым выходом триггера 5 и информационным входом триггера 6; инверсный выход которого соединен с вторым входом элемента И 29Выход элемента И 29 тактирующего блока 7 соединен с входом разрешения записи регистра 24 и входом установки в "0" триггера 28Информационный вход триггера 5 соединен с входной информационной шиной 30 умножителя частоты.Умножитель частоты работает следующим образом.Тактовые импульсы с периодом 1 О с выхода генератора 1 поступают через ю-разрядный делитель 4 с коэффициентом деления К, равным требуемому коэффициенту умножения умножителя, на вход 1 -разрядного счетчика 23. В ответ на 1-й входной импульс с входной информационной шины 30 умно- жителя частоты, поступающий на тактирующий блок 7, ближайший тактовый импульс генератора 1 появляется на выходе элемента И 29 тактирующего блока 7, этот импульс своим передним фронтом переносит число из делителя 4 и счетчика 23 в регистр 24, т.е, зафиксирует начало 1-го периода входного сигнала, и подготовит триггер 28 к установке в "0". В этот же момент устанавливается триггер 28 в "0" фронтом тактового импульса с иквертора, подсчет тактовых импульсов делителем 4 и счетчиком 23 производится этим же фронтом тактового импульса. Следующий после этого тактовый импульс проходит через схему И 9 и подготавливает триггер 21 к установке в "0", а триггер 28 - к установке в "1". Передний фронтом этого импульса переносится информация из регистра 24 в регистр 27, а задним Фронтом устанавливаются триг" гер 28 в "1", а триггер 21 в "О". В результате совпадения кодов в регистре 20, делителе 4 и счетчике 23очередной тактовый импульс переноситинформацию из регистра 27 в регистр20, устанавливает счетчик 11 в "0",а триггер 21 - в "1", этот же импульспереносит информацию с выходов сумматора 2 б в регистры 17 и 18, обнуляетрегистр 15, делитель 14, триггер 19и проходит через элемент ИДИ 22 навыход умножителя.Следующее срабатывание схемы 10сравнения происходит тогда, когдачисло в регистре 20 равно числу, запи.санному в делителе 4 и счетчике 23,т.е, через время равное Т= Т;й послерассмотренной записи числа в регистр 1524 где Ив " + - + 1 - округленФо"ное до ближайшего большего целогоТЬх, тс 4 хчисла выражение+ - ", й - емт;к ккость счетчика 23 (для нашего примера1 "6 х,ъсчх 3 1прип=3 =+к+1,То КТак как время т больше максимального периода водных импульсов Тто за это время по крайней мере хотябы один импульс переносит число изделителя 4 и счетчика 23 в регистр 24и вызывает установку триггера 28 в"0". Каядый импульс переноса информации в регистр 20 вызывает установкув "1" триггера 21 и тем самым разрешает следующему тактовому импульсупройти через схему И 9 и перенестиинформацию из регистра 24 в регистр 3527. С другой стороны каждый импульсс выхода схемы 10 сравнения появляется через время Т после поступленияимпульса с выхода тактирующего блока7 на вход разрешения записи регистра4024 и вход установки в "0" триггера 28.Таким образом, период импульсов навыходе схемы 10 сравнения кодовравен периоду входных импульсов сзадержкой на время Т. При этом число,45записанное в регистре 20 в моментпоступления какого-либо задержанногоимпульса с выхода схемы 10, равночислу, записанному в регистр 24 вмомент поступления соответствующего 50ему входного импульса с выхода тактирующего блока 7, а число, зафиксированное в этот момент в регистре27, равно числу, записанному в регистр 24 следующим входным импульсом 55с выхода блока 7, Иными словами,если входной 1 импульс поступил вмомент 1 х., то соответствующий ему задержанный импульс поступает с выхода схемы 10 сравнения в момент+Т, так как именно в этотд ОХ,момент число, занесенное в регистр24 в момент 1 , снова появляетсяна выходах делителя 4 и счетчика 23после их переполнения. В этот жемомент ( в регистре 27 находитсячисло, которое было в делителе 4и счетчике 23 в момент ьх.(и) поступления следующего (1+1)-го входного импульса, Таким образом, кмоменту 1, на входы сумматора 26поступают прямой код числа, записанного в регистре 27, и дополнительный код числа, записанного в регистре20, который сформировывает преобразователь 25 кода.В результате на выходе сумматора2 б формирует код 8 разности этихчисел. Это и есть код 1-го периодавходного сигнала.В момент 4 младшиеФ разрядов кода И переносятся врегистр 17, а старшиеразрядов -в регистр 18. В этот же момент обнуляются регистр 15, счетчик 11, делитель 14, триггер 19. Таким образом,в регистрах 17 и 18 фиксируютсясоответственно дробная и целая частиот деления количества тактовых импульсов ( Й ), поступающих на входделителя 4 за 1-й период входногосигнала, на коэффициент К.В следующий отрезок времени,равный Т, работа описанной частиумножителя происходит аналогично,В течение задержанного 1 -го периодарезультат Й 1, записанный в регистре18, сравнивается посредством схемы12 сравнения с текущим значениемчисла импульсов, сосчитанных счетчиком 11, В момент совпадения кодов навходах схемы 12 сравнения на его выходе формируется импульс, которыйсбрасывает счетчик 11, и через элемент И 13 и элемент ИЛИ 22 проходитна выход умножителя, Если при этомэлемент И 2 открыт в течение всего)-го периода умножаемой частоты, тоимпульсы на выходе схемы 12 сравненияпоявляются через интервалы времениМ, Г й)1,5:- -Т где-- целая частьь ф кЗотношения. В результате на выходе умножителякаждый Р-й импульс появляется сопережением (ошибкой) на времяи ) 1 й)Т Р где -1) - дробная часть о)отношения.Уменьшение данной ошибки статического характера при.работе умножителя 5 происходит следующим образом, Код остатка йМ от деления И на К с вы 3хода регистра 17 поступает на первый вход сумматора 16. По приходу первого импульса с выхода схемы 12 сравнения этот код с сумматора 16 переписывается в регистр 15, и с выхода регистра 15 подается на второй вход сумматора 16, Таким образом, в течение периода умножаемой частоты сумматором 16 15 производится сложение кодов остатков, причем результат увеличивается на ЬМ с приходом каждого импульса с вы 1хода схемы 12. Если текущее значение суммы остатков равно или превышает 20 число К, то на выходе старшего разряда сумматора 16 формируется сигнал логической "1". Этот сигнал с выхода сумматора 16 поступает. на информационный вход блока 3, приведенного в ис ходное состояние импульсом со схемы 12 и управляемого импульсами генератора 1. Блок 3 вырабатывает импульс длительностью Т который закрывает на время Т элемент И 2, запрещая 30 прохождение на вход счетчика 11 одного импульса с выхода генератора 1В результате благодаря тому, что для Формирования выходных импульсов в течение 1-го периода входного сигнала используется не код (1-1)-го периода (как в известном устройстве), а значение кода 1-го периода, исключается динамическая ошибка умножителя. Ошибка умножителя практически определяется ошибкой статического характера, не превышающей ,.1 Для синхронизации и привязки последнего выходного импульса к концу периода умножаемой частоты импульсы с выхода схемы 12 сравнения поступают на счетный вход делителя 14 с коэффициентом (К), Если на счетный вход делителя 14 успевает поступить (К) импульсов, а период умножаемой частоты еще не окончился, то сигнал ,фс выхода делителя 14 закрывает через триггер 19 элемент И 13 и прекращает подачу импульсов на выход умножителя.Таким образом, предлагаемый умно- житель позволяет по сравнению с известным уменьшить неравномерность следования импульсов выходной последовательности при большой скорости изменения периода входного сигнала и исключить динамическую ошибку умножения частоты.1151959 итель О. Губа С.Иовжий иго Коррек каз 2324 3 Тираж 710 НИИПИ Государственного к по делам изобретений и 13035, Москва Ж, Рауное ССР д. 4 Патент", г. Ужгород, ул. Проект Филиал Сосактор Е. Папп Тех Подпмитетаткрытииская н