Динамическое запоминающее устройство с коррекцией ошибок

Номер патента: 1133625

Авторы: Воронин, Сазонов, Титов, Юматов

ZIP архив

Текст

(1% (11) 4 (51) С 1 1 С 29 / 00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГЬСЬДа СТВЕННЫЙ НОМИТЕт СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ1(56) 1, Журнал Раса Верогс, 1976,11, В 11, с. 5-6.2. Авторское свидетельство СССРВ 760194, кл. С 11 С 29/00, 1980. УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК,содержащее накопитель, регистр адреса, счетчик, дешифратор, первый ком"мутатор, одни выходы которого соединены с первым входом накопителя,другие - с входом дешифратора, выход.которого подключен к второму входунакопителя, первый вход первогокоммутатора соединен с выходомрегистра адреса, вход которого является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, о т л ич а ю щ е е с я тем, что, с цельюповышения надежности устройства,в него введены формирователь корректирующих сигналов, регистр регенерации, второй коммутатор, блок коррекции, блок управления, причем первыйвход второго коммутатора соединенс выходом формирователя корректирующих сигналов, вход которого является информационным входом устройства,выход регистра регенерации соединенс вторым входом второго коммутатора,выход которого подключен к третьемувходу накопителя, выход которогосоединен с входом блока коррекции,один вход которого подключен к входу регистра регенерации и является информационным выходом устройства, а другой выход - к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, третий выход блока управления подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления являются управляющими входами устройства.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвига соеди- Е нен с вторыми входами триггера, первого и третьего элементов И и является третьим выходом блока управле" ния, второй выход регистра сдвига соединен с первым входом второго элемента ИЛИ, третий выход регистра сдвига соединен с первым входом второго элемента И, второй вход кото рого соединен с выходом триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управления, третий вход первого элемента И соединен с первым входом третьего элемента И и вторым входом регистра сдвига, первый вход три 1 гера, первый вход регистра сдвига, первый и третий входы первого элемента И являются входами блока управления, 33 б 25Изобретение относится к вычислительной технике, в частности к запоминающим устройствам,ЗУ 1, выполненным на полупроводниковых динамических элементах, 5Известны ЗУ, содержащие полупроводниковые динамические блоки памяти,схему контроля, регистр адреса,счетчик,нешифреторы и тенеретор Ц .Недостатком устройства является 1 Оотсутствие исправления, ошибок,возникающих при хранения информациив памяти, и, вследствие этого, высокая надежность работы устройства.Наиболее близким к изобретениюявляется динамическое ЗУ с самоконтролем, содержащее накопители на полупроводниковых динамических элементахпамяти, информационные входы и выходы которых через регистр числа соединены с числовыми шинами и входомблока контроля, входы выборки накопителей соединены с выходами дешифратора, входы которого через дополнительный селектор связаны с выходами дополнительного счетчика и однимивыходами регистра адреса, входы обращения - регенерации через основнойселектор - с выходами основногосчетчика и другими выходами регистра,адреса, входы которого соединены садресными шинами, тактовый генератор, первые выходы которого соединены со стробирующим входам дешифратора и входом дешифратара и входом35режима накопителей, вторые - с управ-"ляющими входами основного и допоопптельного селекторов, и счетным входом основного счетчика, а вход тактового генератора соединен с входночуправляющей шиной, счетный входдополнительного счетчика соединенс выходом переноса основного счетчика 21 .Однако в известном устройствепроисходит лишь обнаружение самого45Факта появления ошибок, возникающихв процессе работы я не предусмотреноисправление ошибок аппаратным способам.Цель изобретения - повышенче на- БОдежности устройства путем совмещениярегенерации информации, которая впамяти динамического типа производится непрерывно, са считываниемконтролем и исправлением информации. 55Поставленная цель достигаетсятем, что в динамическое запоминающееустройство с коррекциеч ошибок, содержащее накопитель, регистр адреса, счетчик, дешифратор, первый коммутатор, одни выходы которого со,одинены с первым входом накопителя, другие - с входом дешифратора выход которого подключен к второму входу накопителя, первый вход первого коммутатора соединен с выходом регистра адреса, вход которого является адресным входам устройства, выход счетчика соединен с вторым входам первого коммутатора, введены формирователь корректирующих сигналов, регистр регенерации, второй коммутатор, блок коррекции, блок управления, причем первый вход второго коммутатора соедчнен с выходом Формирователя карректиоующих сигналов, вход которого является информационным входом устройства, выход регистра регенерации соединен с вторым входам второго коммутатора, выход которого подключен к третьему входу накопителя, выход которога соединен с входом блока коррекции, один выход которого подключен к входу регистра регенерации и является инйормационным выходом устройства, а другой выход - к одному входу блока управления, первый и второй выходы которого соединены с третьим и четвертым входами накопителя, третгй выход блока управления подключен к входу счетчика и третьим входам коммутаторов, другие входы блока управления являются управляющими вхоцами устройстваПричем блок управления содержит регистр сдвига, элементы И, элементы ИЛИ, триггер, первый выход регистра сдвчга соединен с вторыми входами триггера, первого и третьего элеиен" тов И и является третьим выходом блока управления, второй выход регистра сдвига соединен с первьм входом второго элемента ИЗИ, третий выход регистра сдвига соединен с первым входом второго элемента И,второй вход которого подключен к выходу триггера, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход котороГО подключен к выходу второго элемента И и второму входу второго элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, выхоцы первого и второго элементов ИЛИ являются соответственно первым и вторым выходами блока управле3 11336ния, третий вход первого элемента Исоединен с первым входом третьегоэлемента И и вторым входом регистрасдвига, первый вход триггера, первыйвход регистра сдвига, первый и третий входы первого элемента И являются входами блока управления.На фиг. 1 приведена структурнаясхема устройства; на фиг. 2 - скемаблока управления.10Запоминающее устройство содержитнакопитель 1 на полупроводниковыхэлементах памяти 1, формирователь 2корректирующих сигналов, блок 3коррекции, регистр 4 регенерации,второй коммутатор 5, счетчик 6, регистр 7 адреса, первый коммутатор 8,дешифратор 9, блок 10 управления.Блок 10 управления содержитрегистр 10.1 сдвига, три элемента И10.2 - 10.4 два элемента ИЛИ 10.5и 10.6, 85 -триггер 10.7,Вход 11 являетвя адресным входомустройства, входы 12 и 13 - информационными входами и выходами устройства, входы 14 - 16 - управляющимивходами устройства.Устройство работает следующимобразом.По шине 15 на второй вход блокауправления поступает синхрониэирующая серия. Сигнал обращения к памятипоступает по шине 16 на первый входузла управления и совпадает по времени с импульсами синхронизирующейсерии. Частота синхрссерии в три 35раза больше частоты сигналов обращения. При поступлении по шике 16 сигнала обращения на первом выходерегистра 10.1 устанавливается единичный уровень, а на втором и третьем - 40нулевые. Если по шине 14 в этовремя подается единичный уровеньсигнал "Запись" ), то открываютсяэлементы И 10,2 и 10 4,и на выходахэлементов ИЛИ 10,5 и 10,6 появляются единичные уровни, под воздействием которых в накопителе производится запись информации. Если приналичии сигнала обращения по шине14 подается нулевой уровень, то 50открывается только элемент И 10,4 иединичный уровень появляется толькона выходе элемента ИЛИ 1 О,6 подвоздействием которого в накопителепроисходит считывание информации.По второму синхроимпульсу единичный уровень переписывается навтррой выход регистра 10,1 и через 25 аэлемент ИЛИ 10,6 подается в накопитель, где вызывает считывание информации. В этом такте происходит регенерация, считывание и контроль информации, В случае обнаружения ошибки в этом такте управляющим сигналом, поступающим на б -вход, взводится 1 б -триггер 10,7.Третий синхроимпульс переписывает единичный уровень на третий выход регистра, если 95 -триггер находится в единичном состоянии, и появляются единичные уровни на выходах элементов ИЛИ 10,5 и 10,6, Производится запись в накопитель. Четвертый синхроимпульс совпадающий с сигналом обращения) устанавливает единичный уровень на первом выходе регистра 10.1.Таким образом, промежутоквремени между сигналами обращения регистром 10.1 делится на три такта, В первом такте при наличии сигнала обращения происходит запись или считывание информации, во втором - регенерация и чтение информации для ее контроля, в третьем - запись в память скорректированной информации, если в предыдущем такте обнаружена ошибка. Сигналом первого такта производится сброс 88 -триггера 10,7, фиксирующего ошибку в слове, считанном во втором такте, кроме того, единичный уровень этого сигнала подключает через первый коммутатор 8 на адресные шины памяти и входы дешифратора выходы регистра адреса, а на информационные входы памяти через второй коммутатор - выходы формирователя корректирующих сигналов. Нулевой уровень этого сигнала подключает на соответствующие входы памяти выходы счетчи. ка и регистра регенерации. Передним фронтом этого сигнала производится добавление единицы к содержимомусчетчика.В цикле записи на информационную шину 2 подается информация, подлежащая записи в память, с адресной шины 11 на регистр 7 адреса поступает код адреса, по шине 16 на вход блоха 10 управления поСтупает сигнал обращения, а по шине 14 - сигнал записи. В формирователе 2 корректирующих сигналов происходит формирование дополнительных битов кода Хэмминга,позволяющих обнаруживать и исправлять одиночные ошибки. С выхода блока 2 информационные битыи биты кода Хэмминга подаются на вход второго коммутатора. Единичный сигнал с третьего выхода блока 10 управления подключает через первый коммутатор 8 на адресные входы памяти накопитель 1 и вход дешифратора 9 содержимое регистра 7 адреса, а через второй коммутатор 5 на ин- формационные входы памяти накопителя 1 подключаются выходы формирователя2 корректирующих сигналов. Под воздействием управляющих сигналов с первого и второго выходов блока 10 управления в накопителе 1 производит. ся запись информационных битов и дбполнительных битов кода Хэмминга.В цикле считывания с адресной шины 11 поступает код ареса, с шины 16 - сигнал обращения, с шины 14 - сигнал считывания. Работа адресной части аналогична циклу записи. Под воздействием управляющего сигнала с второго выхода блока 10 управления в накопителе 1 происходит считывание информации по адресу, принятому на регистр 7 адреса. Считанные биты информации и биты кода Хэмминга поступают в блок 3 коррекции информации, где, в случае обнаружения одиночной ошибки, происходит ее исправление и выдача навыходную информационную шину 13. Одновременно эта информация заносится на регистр 4 регенерации, Запись или считывание информации по сигналу обращения происходит в первом такте работы устройства.Во втором такте блок 10 управления нулевым уровнем на третьем выходе подключает через первый коммутатор 8 на адресные входы накопителя и входы дешифратора 9 содержимоесчетчика 6, под воздействием сигналас второго выхода блока 10 управленияпроисходит считывание из накопителя 5 1 информационных и контрольныхбитов в.блок 3 коррекции. С выходаблока коррекции исправления информация записывается в регистр 4 регенерации. В случае обнаружения ошибки .О блок коррекции выдает сигнал, которыйФиксируется на 86 -триггере блокауправления. В этом такте периодически, независимо от наличия сигналаобращения происходит регенерация 15 хранящейся в памяти информации иее контроль. В случае обнаруженияв такте регенерации одиночной ошибки блок управления сигналами с первого и второго выходов включает уО режим записи в накопителе 1 и нулевым уровнем на третьем выходе блока10 управления через первый коммутатор подключает на адресные входынакопителя 1;и входы дешифратора 9 25 содержимое счетчика 6, а через второй коммутатор на информационныевходы накопителя 1 - содержимоерегистра регенерации. Происходитзапись скорректированной информациипо. адресу, в котором была обнаруженаошибка в предыдущем такте регенерации.Таким образом, в предлагаемомустройстве происходит периодический,независимый от наличия сигнала обращения контроль информации и исправление одиночных ошибок, что сущест"венно уменьшает вероятность появления неисправимых двойных ошибок,которые могут возникнуть при длительной работе памяти.. Проектная,9954/41 Тираж 583 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, РПодписи омитета СССР открытий ушская наб.

Смотреть

Заявка

3663287, 17.11.1983

ПРЕДПРИЯТИЕ ПЯ Р-6380

САЗОНОВ НИКОЛАЙ ФИЛИППОВИЧ, ТИТОВ ВЯЧЕСЛАВ ИВАНОВИЧ, ВОРОНИН ЕВГЕНИЙ АЛЕКСЕЕВИЧ, ЮМАТОВ НИКОЛАЙ АЛЕКСАНДРОВИЧ

МПК / Метки

МПК: G11C 29/00

Метки: динамическое, запоминающее, коррекцией, ошибок

Опубликовано: 07.01.1985

Код ссылки

<a href="https://patents.su/6-1133625-dinamicheskoe-zapominayushhee-ustrojjstvo-s-korrekciejj-oshibok.html" target="_blank" rel="follow" title="База патентов СССР">Динамическое запоминающее устройство с коррекцией ошибок</a>

Похожие патенты