Инкрементный умножитель аналоговых сигналов

СОКИ СОВЕТСНИХюдддддаРЕСПУ БЛИН 6% ОИ Э(д) С 06 Л 3/00; С 06 С 7/16 ОПИСАНИЕ ИЗОБРЕТЕНИЯд ддтддддав ддиддтддъств ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР1 О ДЕ 1 АМ ИЭОБРЕТЕНИЙ И ТИР 1 ТИЙ(71) Ордена Ленина институт киберне тики им. В.М.Глушкова(56) 1. Авторское свидетельство СССРУ 499569, кл. С. 06 .1 3/00, 1974.2, Авторское свидетельство СССРпо заявке В 3542922/18-24,кл. С 06 3 3/00, 1983.3. Авторское свидетельство СССРпо заявке В 34927 15/18-24,кл.С 06 3 3/ОО,С 06 С 7/16, 9821 прототип 1.(54)(57) ИНКРЕМЕНТНЫЙ УМНОЖИТЕЛЬ АНАЛОГОВЫХ СИГНАЛОВ, содержащий два аналого-цифровых преобразователя следящего типа с переменным шагом уравновешивания, первый из которых соединенинформационным входом с шиной вводапервого сомножителя, тактирующимвходом - с шиной ввода тактовых импульсов и с входом триггера, выходомзнакового разряда уравновешивающегокода - с первым входом первого сумматора по модулю два, а выходом знака рассогласования - с первым входомвторого сумматора по модулю два;подключенного вторым входом к выходузнакового разряда уравновешивающегокода второго аналого-циФрового преобразователя следящего типа с переменным шагом уравновешивания, соединенного выходом знака рассогласования с вторым входом первого сумматора по модулю два, информационнымвходом - с шиной ввода второго сомножителя, а тактирующим входом - свыходом триггера, и блок сдвига,подключенный выходами к первой группе входов сумматора, соединенноговторой группой входов с выходами выходного регистра, о т л и ч а ю "щ и й с я тем, что, с целью повышения быстродействия инкрементногоумножителяя, в него введены дополнительные сумматор и блок сдвига, подключенный информационными входами квыходам уравновешивающего кода второго аналого-цифрового преобразователяследящего типа с переменным шагомуравновешивания, кроме его знаковогоразряда, управляющими входами - к выходам кода приращения первого аналого-цифрового преобразователя следящего типа с переменным шагом уравновешивания, а выходами - к первой группе входов дополнительного сумматора, соединенного второй группой входов с выходами основного сумматора, входом управления режимом работыс выходом второго сумматора по модулю два, а выходами - с информационнымивходами выходного регистра, подключенного тактирующим входом к выходу триг.гера, причем выход первого сумматора по модулю два соединен с входомуправления режимом работы основногосумматора, а выходы уравновешивающего кода первого аналого-цифровогопреобразователя следящего типа с пе ременным шагом уравновешивания, кроме его знакового разряда, подключенык информационным входам основногоблока сдвига, соединенного управляющими входами с выходами кода приращения второго аналого-цифрового преобразователя следящего типа с переменым шагом уравновешивания.1 1333Изобретение относится к вычислительной технике и может быть использовано в аналого-цифровьк и гибрид" ньюс вычислительньк устройствах, а Втакже в специализированных вычислительных устройствах с различной формой представления информации для перемножения аналоговых сигналов с представлением результата в цифровой форме, 0Известно устройство для перемно" жения аналогавых сигналов с цифровым выходом, содержащее два аналого-цифровьк преобразователя следящего типа, коммутатор, сумматор-вычитатель 15 и элементы управления 11.Недостаток устройства - ограниченный частотйый диапазон перемножаемых аналоговых сигналов.Известно также аналого-цифровое р 0 множительное устройство, содержащее накапливающий сумматор, коммутатор, комбинационный сумматор, группу элементов ИЛИ, два блока сдвига кода последовательного приближения, рас пределитель импульсов и два аналогоцифровых преобразователя, каждый иэ которых содержит компаратор, цифроаналоговый преобразователь и регистр последовательного приближения 1 21.Данное устройство характеризуется пониженным быстродействием.Наиболее близким к изобретению является инкрементный умножитель аналоговых сигналов, содержащий два ана-З лого-цифровых преобразователя следящего типа с переменным шагом уравновешивания, первый йз которых соединен информационным входом с шиной ввода первого сомножителя, тактирую щим входом - с шиной ввода тактовых импульсов и с входом триггера, выходом знакового разряда. уравновешивающего кода - с первым входом первого сумматора по модулю два, а выходом знака рассогласования - с первым входом второго сумматора по модулю два, подключенного вторым входом к выходу знакового разряда уравновешивающего кода второго аналого-цифрового преобразователя следящего типа с50 переменным шагом уравновешивания, соединенного выходом знака рассогласования с вторым входом первого сумматора по модулю два, информационным входом - с шиной ввода второго55 сомножителя, а тактирующим входом - с выходом триггера, и блок сдвига,его 2 4 Ьподключенный выходами к первой группе, входов комбинационного сумматора, соединенного второй группой входов с выходами выходного регистра,подключенного управляющим входом кшине ввода тактовых импульсов и куправляющим входам первого и второгоаналого-цифровьк преобразователей, аинформационными входами - к выходамкомбинационного сумматора, соединенного управляющим входом с выходомпервого коммутатора, подключенногоинформационными входами к выходам сумматоров по модулю два, а управляющи. -ми входами - к управляющим входам второго и третьего коммутаторов и к выходам триггера, причем блоксдвига соединен информационнымии управляющими входами с выходами второго и третьего коммутаторов соответственно, первая и втораягруппы информационных входов второгокоммутатора подключены к выходамуравновешивающего кода первого ивторого аналого-цифровых преобразователей соответственно, кроме ихзнаковых разрядов, а первая и вторая группы информационных входовтретьего коммутатора соединены свыходами кодов приращения первого ивторого аналого-цифровых преобразователей, каждый из которых содержит группу пороговых элементов,подключенных входами к выходу вычитающего узла, а вькодами - к информационным входам приоритетного блотка, соединенного тактирующим входомс тактирующим входом накапливающегосумматора, а выходами - с выходамикода приращения аналого-цифровогопреобразователя и с информационнымивходами накапливающего сумматора,подключенного управляющим входомк вькоду нуль-органа, а выходами разрядов - к входам цифроаналоговогопреобразователя, соединенного выходомс первым входом вычитающего узла,Второй вход которого является информационным входом аналого-цифровогопреобразователя, а выход подключенк входу нуль-органа, вькод которогоявляется выходом знака рассогласования аналого-циФрового преобразователя,а выходы разрядов накапливающегосумматора, включая его знаковый разряд, являются выходами уравновешивающего кода аналого-цифрового преобразователя.Недостатком прототипа является пониженное быстродействие, обусловленное тем, чта на получение одного результата умножения затрачивается два такта работы. 5Цель, изобретения - повышение быстродействия инкрементного умножителяПоставленная цель достигается тем, что в инкрементный умножитель 10 аналоговых сигналов, содержащий два аналого-цифровых преобразователя следящего типа с переменным шагом уравновешивания, первый иэ которых соединен информационным входом с ши ной ввода первого сомножителя, тактирующим входом - с шиной ввода тактовых импульсов и с входом триггера, вьиодом знакового разряда уравнове 1шивающего кода - с первым входом пер вого сумматора по модулю два, а выходом знака рассогласования - с пер.вым входом второго сумматора по модулю два, подключенного вторым входом к выходу знакового разряда уравно вешивающего кода второго аналогоцифрового преобразователя следящего типа с переменным шагом уравновешивания, соединенного выходом знака рассогласования с вторым входом первого сумматора по модулю два, информационным входом - с шиной ввода второго сомножителя, а тактирующим входом - с выходом триггера, и блок сдвига, подключенный выходами к первой группе входов сумматора, соединенного второй группой входов с выходами выходного регистра, введены дополнительные сумматор и блок сдвига, подключенные информационными входами к выходам уравновешивающего кода второго аналого-цифрового преобразователя следящего типа с переменным шагом уравновешивания, кроме его знакового разряда, управляющими входами - к вьиодам кода приращения первого аналого-цифрового преобразователя следящего типа с переменным шагом уравновешивания, а выходами - к первой группе входов дополнительного сумматора, соединенного второй группой входов с выходами основного сумматора, входом управления режимомработы - с выходом второго сумматоРа по модулю два, а выходами - с информационными входами выходного регистра, подключенного тактирующим входом к выходу триггера, причем вьиод первого сумматора по модулю два соединен с входом управления режимом работы основного сумматора, а выходы уравновешивающего кода первого аналого-цифрового преобразователя следящего типа с переменным шагом уравновешивания, кроме его знакового разряда, подключены к информационным входам основного блока сдвига, соединенного управляющими входами с выходами кода приращения второго аналого-цифрового преобразователя следящего типа с переменным шагом уравновешивания.На фиг. 1 приведена блок-схема инкрементного умножителя аналоговых сигналов; на фиг. 2 - возможный вариант выполнения блок-схемы каждого иэ аналого-цифровьи преобразователей следящего типа с переменным шагом уравновешивания.Инкрементный умножитель аналоговых сигналов содержит первый и второй аналого-циФровые преобразователи 1 и 2 следящего типа с переменным шагом уравновешивания, основной и дополнительный блоки 3 и 4 сдвига, основной и дополнительный сумматоры 5 и 6, выходной регистр 7, первый и второй сумматоры 8 и 9 по модулю два, триггер О, шину 11 ввода первого сомножителя, шину 12 ввода второго сомножителя, выходы 13 инкрементного умножителя, шину 14 начальной установки и шину 15 ввода тактовых импульсов. Каждый из аналого-цифровых преобразователей 1 и 2 (фиг. 2) содержит (аналогично преобразователям прототипа) вычитающий узел 16, группу 17 пороговых элементов, приоритетный блок 18, накалливающий сумматор .19, цифроаналоговый преобразователь 20 и нуль-орган 21.Инкрементный умножитель аналоговых сигналов работает следующим образом. Сигналом начальной установки с шины 14 осуществляется сброс в нулевое состояние аналого-цифровых преобразователей 1 и 2 (накапливающих сумматоров 9, входящих в их состав) и выходного регистра 7. При подключении аналоговых сигналов к шинам 1 и 12 ввода сомножителей и подаче тактирующих импульсов на шину 15 запускается в работу первый аналогоцифровой преобразователь 1 и с за,держкой на один такт через триггер 10820 моменты времени ; и Ед 5 1113 (типа В) второй аналого-цифровой преобразователь 2. Аналого-цифровой преобразователь (Фиг. 2) работает следующим образом.Сигналои "Начальная установка" с шины 1 ц осуществляется сброс в "0" накапливающего сумматора 19. С шины 11 подключается аналоговый сигнал, а с шины.15 - тактирующие импульсы. 1 О Вычитающнй узел 16 определяет разность между входным напряжением иуравновешивающим напряжением обратной связи с выхода цифроаналогового преобразователя 20, которая приклады- . вается к входу нуль-органа 21 и входам всех пороговых элементов группы 17. Знакочувствительные пороговые элементы срабатывают при достижении напряжением разности значений поро 20 гов, на которые настроены (например, по двоичному закону; 1, 2, 4. 2 условных единиц, где ш - количество элементов группы). Приоритетный блок 18 в моменты времени, определяемые тактовыми импульсаья, выделяет старший по весу пороговый элемент иэ числа сработавших. Нуль-орган 21 в те же моменты времени определяет знак напряжения разности, который является сигналом "Знак рассогласования" аналого-цифрового преобразовате" ля. Коды с. выхода приоритетного блока 18 представляют собой приращения входного сигнала, скругленные до значения кратного степени двойки, т.е представляют собой одну единицу в соответствующем разряде кода (позиционный код), Коды с выхода приоритетного блока 16 являются сигналом "Кода приращения" аналого-цифрового преобразователя. Код знака напряжения разности с выхода нуль-органа 21 настраивает накапливающий сумматор 19 по управляющему входу на выполнение операции "Сложение" или "Вычитание". В моменты времени, определяемые такто. выми импульсами, накапливающий сумматор 19 добавляет к своему содержи- мому или вычитает из него единицу соответствующего разряда, поступившую 50 с приоритетного блока 18. Выходы накапливающего сумматора 19 являются выходами "уравновешивающего кода" аналого-цифрового преобразователя и управляют цифроаналоговымпреобразо-, 55 вателем 20, стремясь уменьшить величину рассогласования между входным напряжением и напряжением обратной связи с выхода цифроаналогового преобразователя 20. Аналого-цифровой преобразователь 2 выполнен полностью аналогично аналого-цифровому преобразователю 1.Уравновешивающие коды с выходов первого 1 и второго 2 аналого-цифровых преобразователей (кроме знаковых разрядов) сдвигаются под управлениемвыходов величины приращения второго 2 и первого 1 аналого-цифровыкпреобразователей и поступают на соответствующие группы входов основного 5 н дополнительного 6 сумматоров.Первый 8 и второй 9 суиматоры по модулю два анализируют знак выход"ного кода одного аналого-цифровогопреобразователя и знак приращения другого и управляют режимои работы(" Сложение" или "Вычитание" ) сумматоров 5 и 6. Сумматор по модулю два выдает код "0" (" Сложение" ) при равенстве знаков и код "1" ("Вычитание") при разных знаках. Таким образом, в каждом такте работы умножителя осуществляетсядобавление к содержимому выходного регистра 7 выходного кода первогоаналого-цифрового преобразователя 1сдвинутого на число разрядов, соответствующее величине приращениявторого аналого-цифрового преобразователя 2, и задержанного на одинтакт выходного кода второго аналогоцифрового преобразователя 2, сдвинутого на число разрядов, соответст-. вующее величине приращения первогоаналого-цифрового преобразователя 1,При этом в выходном регистре 7 после каждого тактирующего импульса фиксируется код текущего значения произведения двух аналоговых сигналов,который и поступает на выходы 13 устройства,Алгоритм работы умножителя можетбыть описгн следующими выражениями:х =х хвхф И- операции выполняют+ у,ф " ся в аналого-цифровых преобразователях 1 и 2х,1 у;,=х у-хд 1 Ю; -у;ах =х; у;(з 1 япу; Жц,пах)/у; //ах; /,где х,у; и х 1 у, - цифровые значения входныхсигналов вах 1 и ау; - приращениявходных сигналов эа времякай,дх 1 а 2; дул 2; 0 Ма;59 - операция суммирования помодулю 2;/х 1/ - модуль величины хо. Три слагаемых в последнем выражении суммируются на сумматорах 5 и 6 ,эа один такт работы, в то время как в .прототипе аналого-цифровые преобразователи работают поочередно, а подсчет нового эначения проиэведения сигналов осуществляется эа два такта работы. При этом, хотя в рассмотренном умножителе и включен дополнительный сумматор, однако исключены эадержи в коммутаторах, в свяэи с чем длина комбинационной цепочки для одного такта остается примерно той же. Таким обраэом, предлагаемый умно- житель обеспечивает в 2 раэа более высокое быстродействие, чем прототип, что и определяет технико-экономическое преимущество его возможного использования.фиг Составитель С.КазиновКелемещ ТехредИ.Асталош Корректор О.Луговая еда каз бб 21/41ВНИИПИ 130 Филиал ППП "Патент", г.уагород, ул.Проектная,Тиржк 698Государственн по делам изобр Москва, Ж, Р Подписноего комитета СССРтений и открытийуаская наб., д. 4/5