Преобразователь код-фаза

- %Ж".л. ", .с Ание Союз Советскик Социалистических Республик(23) Приоритет -Государственный комитет СССР по делам изобретений и открытий(54) ПРЕОБРАЗОВАТЕЛЬ КОД-ФАЗА Изобретение относится к области вычислительной техники и может найти применение в системах программного управления металлорежущими станками.Известны двухкаскадные преобразователи кода в фазу, предназначенные для использования в,следящих приво - дах с высокочастотными Фазовыми датчиками обратной связи 11),Наиболее близким по техническому решению к предлагаемому является преобразователь код-фаза, содержащий арифметический блок, блок сравнения и йоследовательно соединенные генератор импульсов и делители частоты, 15 первый вход блока сравнения соединен с первым выходом первого делителя частоты (2.Недостатком известного устройства является его сложность, ограниченность диапазона изменения фазы и низкая помехоустойчивость.Целью изобретения является упрощение и повышение помехоустойчивости устройства. это достигается тем, что 25 преобразователь содержит комбинационный сумматор и триггер, первый вход которого соединен со вторым выходом первого делителя частоты, второй вход - с выходом блока сравнения, а 2выход - с первым входом комбинационного сумматора, второй вход которого соединен с выходом второго делителя частоты, третий вход комбинационного сумматора соединен с выходами. группы старших разрядов арифметического блока, выхода группы младших разрядов, которого соединены со вторым входом блока сравненияБлок-схема предлагаемого преобразователя приведена на фиг. 1, временные диаграммы его работы изображены на фиг. 2.Предлагаемый двухкаскадный преобразователь код-фаза, работающий под управлением арифметического блока 1,. содержит генератор импульсов 2, первый делитель частоты 3, второй делитель частоты 4, блок сравнения 5, триггер 6 и комбинационный сумматор 7. Входная информация преобразователя по каналам связи 8 и 9 поступает с выходного регистра 10 арифметического блока на входы блока сравнения 5 и комбинационного сумматора 7. Цифрами 10 и 10 обозначены соответственно младшие и старшие разряды выходнрго регистра арифметического блока 1.Первый каскад преобразователя, выполненный на элементах 3,5 и 6(4) Формула и з обрет е ни я осуществляет преобразование кода, поступающего по каналу связи Я,в длительность импульсов на выходе триггера 6.В качестве блока сравнения 5 могут быть использованы различные логические схемы, например комбинационный 5 суммат ор .Частота выходных импульсов триггера равна импульсам на выходе делителя 3, а длительность их определяется по выражению: 10,1 1 п (1) где Т - период следования выход-.ных импульсов делителя 3;в - величина кода, следующего(5 по каналу связи 8;и - объем регистра 10 и блока сравнения 5, равные коэффициенту деления делителя частоты 3.Второй каскад преобРазователя, выпслненный на элементах 2,4 и 7, осуществляет преобразование кода, следующего по каналу связи 9, с учетом сигнала на выходе триггера б в сдвиг фаз между выходными импульсами сумматора 7 и первого делителя частоты 3 При состоянии триггера 0, указанный сдвиг фаз огределяется по выражению:=2 л,о цгде в" - код в канале связи 9;пф - объем регистра 10 и сумматора 7 равный коэффициенту деления делителя частоты 4.При переходе триггера в состояние 1 сдвиг Фаэ получит приращение2 цгравное - - рад.Поскольку время нахождения триггера в состоянии 1 определяется выражением С, то среднее за период Т значение приращения сдвига фаз между последовательностями высокочастотных импульсов, обусловленное работой первого каскада преобразователя определяется как и в устройстве-прототипе,45 по выражению: йУ = -2 Ж 1 м(3)пц иВыражение для среднего значения сдвига Фаз между сигналами на выходах 11 и 12 преобразователя с учетом приведенных соотношений получает вид: Иэ выражения видно, что в предлага-.емом двухкаскадном преобразователе объем одновременно вводимой и преобразуемой информации примерно в п раз больше, чем в известных устройствах. 60На Фиг. 2, иллюстрирующей работу двухкаскадногс преобразователя, изображены:а - временная диаграмма состояния делителя 3; б 5 б - величина кода в канале свлзи 8;в - временная диагсамма состолнил блока сравнения 5, в качестве которого используется сумматор;г - сигнал на выходе триггера б;д - величина кода в канале связи 9;е - временная диаграмма фазового сдвига между выходными сигналами преобразователя (выходй 11 и 12) .Работа первого каскада ( см. Фиг. 2,а,б,в,г) происходит следующим образом.В процессе работы делитель 3 периодически переполняется и возвращается в исходное состояние, В эти моменты на выходе делителя возникает импульс, устанавливающий триггер б в состояние 0 (см. Фиг. 2,г). а входы сумматора, используемогов качестве блока сравнения 5, одновременно подаются сигналы с ячеек делителя 3 и с регистра 10(, арифметического блока 1, поэтому он переполняется раньше делителя и устанавливает триггер в состояние 1. Величина опережения 1, пропорциональна значению кода, поступающего по каналу связи 8 и содержащегося в сумматоре в момент переполнения делителя.Фазовый сдвиг между выходными сигналами двухкаскадного пресбразоват ел я ймеет вид пр ямоу гол ьных импульсов (см. Фиг. 2, а), скважность которых определяется содержимым младших разрядов,а уровень - содержимым старших разрядов-выходного регистра 10 арифметического блока 1. Среднее значение указанного сдвига фаз за период следования импульсов Т определяется по выражению (4) .В сравнении с известными устройствами предлагаемый двухкаскадный преобразователь код-фаза обладает следующими преимуществаьи:улучшенными техническими характеристиками, в том числе увеличенным объемом преобразуемой информации;уменьшением количества элементов преобразователя и связей между элементами;высокой помехоустойчивостью. Выходная информация однозначно соответствует входной, что автоматически устанавливается как при включении устройства, так и при наличии сбоев при наличии помех. Преобразователь код-фаза, содержащий арифметический блок, блок сравн ен и я и посл едоват ельно соедин енные генератор импульсов, делители частоты, первый вход блока сравнения соеди нен с первым выходом первого делителя частоты, о т л и ч а ю щ и й с я тем, что, с целью упрощения устройст"г оставитель И. Аршавскийехред О,Андрейко Корректор О. Ковинская едактор Н. Веселкина ираж 1059И Государственного кделам изобретений иМосква, Ж, Раушс Заказ 2077/54 Подписноемитета СССРкрытийя наб., д. 4/5 ЦНИ и 11303Филиал ППППатент , г. Ужгород, ул. Проектная, 4 ва и повышения помехоустойчивости,он содержит комбинационный сумматори триггер, первый вход которогосоединен со вторым выходом первогоделителя частоты, второй вход - свыходом блока сравнения, а выход -с первым входом комбинационного сумматора, второй вход которого соединен с выходом второго делителя частоты, третий вход комбинационного сумматора соединен с выходами группы старших разрядов арифметического блока, выходы группы младших разрядовкоторого соединены со вторым входомблока сравнения.Источники информации, принятые вовнимание при экспертизе5 1. Авторское свидетельство СССРР 253542, кл. С 05 В 19/02, 1970.2,. Авторское свидетельство позаявке Р 2156100/18-24,кл. С 05 В 19/18, 1975.