Устройство асинхронного сопряжения цифровых сигналов

СООЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ ОП РЕТЕН ИЗ АН ЕЛЬСТВ ГОСУДАРСТВЕККЦЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПИЙ К АВТОРСИОМУ СВ(71) Ленинградский электротехничекий институт связи им. проф.М.А.Бонч-Бруевича(56) 1. Авторское свидетельство СВ 786024, кл. Н 04 3 3/08, 978.2. Авторское свидетельство СССУ 510792, кл. Н 04 Л 3/00, 1974(54)(57) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ ЦИФРОВЫХ СИГНАЛОВ, содержащее на передающей стороне последовательно соединенные фазовый компара. тор, управляемый распределитель пере. дачи и блок памяти передачи, а также кодер фазы и датчик фазирующей комбинации, выход которого подключен к входу записи служебкой информации блока памяти передачи, вход кодера фазы подключен к второму выходу фазо. вого компаратора, а на приемной стороне - последовательно соединенныеблок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы иуправляемый распределитель приема,а также блок фазовой автоподстройкичастоты, вход и выход которого подключены соответственно к выходу деко.дера фазы и тактовому входу управляемого распределителя приема, другие входы записи информации блокапамяти приема подключены к выходамуправляемого распределителя приема,а фазирующий выход коммутатора подсоелинен к входу блока фаэирования по циклам, причем объединенные тактовые входы фазового компаратора иуправляемого распределителя передачиявляются тактовым входом устройства,информационный и опорный входы блока памяти передачи являются соответственно информационным и опорным входами устройства выход блока памятипередачи является канальным выходомустройства, информационный вход коммутатора и выход блока памяти приемаявляются соответственно канальным входом и информационным выходом устройства, о т,п и ч а ю щ е е с ятем, что, с целью повышения точностисопряжения цифровых сигналов, в устройство введены на передающей сторонепоследовательно соединенные КБ-триггер передачи, элемент И и блок задержки, а также делитель частоты передачи и кодер защиты от ошибок,а на приемной стороне - последовательно соединенные делитель частотыприема, элемент И, блок задержкии КБ-триггер приема, а также декодерзащиты от ошибок, при этом на пере-дающей стороне выход блока задержкиподсоединен к К-входу КБ-триггерапередачи,вход и выход делителя частоты передачи подключены соответственно к опорному входу блока памятипередачи и второму входу элемента И,выход которого подсоединен к информационному входу фазового компаратора, выходы кодера фазы через кодерзащиты от ошибок подсоединены к соответствующим входам записи информации блока памяти передачи, а на приемной стороне выход блока фазированияпо циклам подсоединен к К-входу КБтриггера приема, выход которого под1111257 соединен к второму входу элемента И, выход элемента И подсоединен к управ. ляющему входу декодера фазы, информационнь входы декоде.,а фазы через декодер защиты от ошибок подключены к соответствующим информационным выИзобретение относится к технике электросвязи и может быть использовано для ввода-вывода синхронных двоичных сигналов" в цифровые тракты систем с дельта- и импульсйо-кодовой 5 модуляцией.Известно устройство асинхронного сопряжения цифровых сигналов, содержащ"е на передающей стороне последовательно соединенные блок запуска,10 блок прогнозирования, блок сравнения, кодер и блок памяти, последовательно соединенные управляемый распределитель и счетчик, а также блок цикловой синхронизации, выход которого подсое динен к второму входу блока памяти, выход блока запуска подсоединен к объединенным входам блоКа цикловой синхронизации, счетчика и управляемого распределителя, дополнительный 0 выход блока запуска подсоединен к второму входу управляемого распределителя, другие выходы которого подсоединены к соответствующим дополнительным входам блока памяти, выход кодера подсоединен к второму входу блока прогнозирования, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, декодер, блок прогнозирования, 30 блок автоматической подстройки частоты, управляемый распределитель и блок памяти, другие входы которого подключены к соответствующим выходам коммутатора, дополнительный выход крторого подсоединен к входу декоде,ра, а второй вход управляемого распределителя подключен к дополнительному выходу блока цикловой синхронизации ,1 3 е 40 Недостатком известного устройства асинхронного сопряжения цифровых сигналов является низкая точность сопря" кения цифровых сигналов. 45 ходам коммутатора, причем Я-входКВ"триггера передачи и вход делителячастоты приема являются соответственно первым и вторым допол.нительными опорными зходами устройства. Наиболее близким по техническому решению к предлагаемому являетсяФ:устройство асинхронного сопряжения цифровых сигналов, содержащее на пере дающей стороне последовательна соединенные фазовый компаратор, упуавляе" мый распределитель передачи и блок памяти передачи, а также кодер фазы и датчик фазирующей. комбинации, выход которого подключен к входу записи служебной информации блока памяти передачи, вход кодера фазы подключен к ,торому выходу фазового компаратора, а на приемной стороне - последовательно соединенные блок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы и управляемый распределитель, приема, а также блок фазовой автоподстройки частоты, вход и выход которого подключен соответственно к выходу декодера фазы и тактовому входу управляемого распределителя приема, другие входы записи инфор" мации блока памяти приема подключены к выходам управляемого распределителя приема, а фазирующий выход коммута тора подсоединен. к входу блока фазированияпо циклам, причем объединенные тактовые входы фазового компаратора и управляемого распределителя передачи являются тактовым входом устройства, информационный и опорный входы блока. памяти передачи являются соответственно информационным и опорным входами устройства, выход блока памяти передачи является канальным .выходом устройства, информационныйвход коммутатора и выход блока памяти приема являются соответственно канальным входом и информационным выходом устройства, выходы кодера фазы подсоединены к соответствующим дополнительным входам записи блока памяти передачи, выходы служебных111 125сигналов коммутатора подсоединенык соответствующим информационнымвходам декодера фазы, управляющий.вход которого подключен к выходуопорных сигналов блока фазированияпо циклам 21.Недостатком известного устройстваасинхронного сопряжения цифровыхсигналов является низкая точностьсопряжения. цифровых сигналов. 0Цель изобретения - повышение точности сопряжения цифровых сигналов.Поставленная цель достигается тем,что в устройство асинхронного сопряжения цифровых сигналов, содержащеена передающей стороне последовательносоединенные фазовый компаратор,управляемый распредегнтель передачии блок памяти передачи, а также кодер. фазы и датчик фазирующей комбинации, щвыход которого подключен к входузаписи служебной информации блока памяти передачи, вход кодера Фазы подключен к второму выходу фазовогокомпаратора, а на приемной стороне - 2 Зпоследовательно соединенные блок фазирования по циклам, коммутатор иблок памяти приема, последовательносоединенные декодер Фазы и управляемый распределитель приема, а такжеблок фазовой автоподстройки частоты,вход и выход которого подключены соответственно к выходу декодера фазыи тактовому входу управляемого распре -делителя приема, другие входы записи35информации блока памяти приема подклю-.чены к выходам управляемого распределителя приема, а фазирующий выходкоммутатора подсоединен к входу блока.фазирования по циклам., причем объединенные тактовые входы Фазового компаратора и управляемого распределителяпередачи являются тактовым входомустройства, информационный и опорныйвходы блока памяти передачи являютсясоответственно информационным и опорным .входами устройства, выход блокапамяти передачи является канальнымвыходом устройства, информационныйвход коммутатора и выход блока памяти приема являются соответственноканальным входом и информационнымвыходом устройства, введены на передающей стороне последовательно соединенные КЗ-триггер передачи, элемент Ии блок задержки, а также делитель частоты передачи и кодер защиты от ошибок, а на приемной стороне - последовательно соединенные делитель час 74тоты приема, элемент И, блок задержки и КЗ-триггер приема, а также декодер защиты, от ошибок, при этом напередающей стороне выход блока задержки подсоединен к К-входу КЗ-триггерапередачи, вход.и выход делителя частоты передачи подключены соответственно к опорному входу блока памятипередачи и второму входу элемента И,выход которого подсоединен к информационному входу Фазового компаратора, выходы кодера Фазы через кодерзащиты от ошибок подсоединены к соот .ветствующим входам записи информацииблока памяти передачи, а на приемнойстороне выход блока фазирования поциклам подсоединен к К-входу КЗ-триггера приема, выход которого подсоединен к второму входу элемента И,выход элемента И подсоединен к управляющему входу декодера фазы, информационные входы декодера фазы черездекодер защиты от ошибок подключенык соответствующим информационнымвыходам коммутатора, причем З-входКЗ-триггера передачи и вход делителячастоты приема являются соответственно первым и вторым дополнительнымиопорными входами устройства.На фиг. 1 и 2 приведены соответственно передающая и приемная стороныустройства асинхронного сопряжения цифровых сигналовУстройство асинхронного сопряженияцифровых сигналов содержит на передающей стороне фазовый компаратор 1,кодер 2 фазы, управляемый распределитель 3 передачи, датчик 4 фазирующейкомбинации, блок 5 памяти передачи,элемент И 6, блок 7 задержки, КЗтриггер 8 передачи, кодер 9 защитыот ошибок, делитель 10 частоты передачи, а на приемной стороне - коммутатор 11, блок 12 фазирования по циклам, декодер 13 фазы, блок 14 Фазовойавтоподстройки частоты, управляемыйраспределитель 15 приема, блок .16памяти приема, декодер 17 защиты отошибок, элемент И 18, блок 19 задержки, КЗ-триггер 20 приема, делитель 21частоты приема.Устройство асинхронного сопряженияцифровых сигналов работает следующим обрезом.Для передачи синхронного двоичногосигнала с тактовой частотой Г с помощью несущей последовательности Гна передающем конце формируются опорные импульсы с частотой следования20 3 11112Ьч(У, получаемые из последовательнос.ти импульсов несущей частоты. Кроме того, на передающей стороне устройства формируются условно-управляющие импульбы. Условно-управляющийимпульс представляет собой первый,. следующий за опорным импульсом, иМпульс относительно-номинальной частоты с еще.нем.Причем 10ГН Номе овн,нылУсловно-управляющий импульс формируется при помощи элемента И 6,на второй вход которого через делитель 10 частоты поступает несущаяпоследовательность 1. На другой входэлемента И 6 поступают через КЗтриггер 8 опорные импульсы с частотой следования Ен /Й.После прохождения через элемент И 6 первого импульса частотыГс О д в фазовый компаратор 1 черезблок 7 задержки поступает импульсустановки, который возвращает КЯтриггер 8 в исходное состояние. Поотношению к каждому условно-управляющему импульсу определяется положение ближайшего следующего за нимтактового импульса Ес передаваемогосинхронного двоичного сигнала (СДС).Это положение СДС кодируется в видедвоичного кода расстояния междуусловно-управляющими импульсами иближайшими к ним тактовыми СДС.. 35Тактовые импульсы СДС (Гс ), положение которых определяется относи-.тельно условно-управляющих, являютсяуправляющими и используются для запуска управляемого распределителя 3. 40Между двумя соседними управляющимиимпульсами содержится обычно и единичных интервалов СДС. Взаимная девиация сопрягаемых частот приводит к изменению временного положения тактовых 4импульсов СДС относительно условноуправляющих, т.е. происходит скольжение условно-управляющих импульсовотносительно тактовых СДС, в результате чего между двумя управляющимиимпульсами периодическим оказываетсяи+1 или иединичных интервалов(бит)СДС в зависимости от направления расхождения .частот,, Управляющими импульсами, поступающими из фазового компаратора 1, за 55пускается управляемый распределитель 3, имеющий и+1 выходов и выполненный в виде регистра сдвига. Управ 57 бляющими импульсами все разряды управляемого распределителя 3, кроме первого, устанавливаются в нулевое положение, а в первом разряде записы. вается "1". Тактирующими импульсами "1" продвигается по разрядам до появления следующего управляющего импульса.Импульсы на выходах управляемого распределителя 3 появляются последовательно с первого выхода по и-й в том случае, когда между двумя .,";равляющими импульсами содержится и единичных интервалов СДС, и последовательно с первого по (и+1)-й или (и)-й выходы, когда между управляющими импульсами содержится соответственно и+1 или иединичных интервалов СДС.Импульсы с выходов управляемого распределителя 3, являющиеся импульсами записи СДС, поступают на входы записи информации блока 5 памяти.Результаты сравнения тактовой частоты СДС Ес и условно-управляющих импульсов относительно-номинальной частоты 1 ончом с фазового компаратора 1 поступают на кодер 2 Фазы., который выдает в кодер 9 защиты от ошибок двоичный код интервала между условно-управляющими н управляющими импульсами.Кроме того, в блок 5 памяти поступает с выхода датчика 4 фазирующей комбинации комбинация фазирования цикловЗаписанная информация СДС, сигналы кодера 9 защиты от ошибок и датчика 4 фазирующей комбинации считываются последовательностью импульсов с частотой следования Й.Организуемая последовательность содержит циклы из И бит каждый. Первые +1 биты предназначены для передачи информации СДС. Биты с (и+2)-го по (и)-й используются для передачи кодовой комбинации временного интер- вала, а И-й бит - для передачи Фазирующей комбинации. На приемной стороне коммутатор 11распределяет поступающий на его входдвоичный сигнал по И выходам.При помощи блока 12 фазированияпо циклам обеспечивается фазированиекоммутатора 11.Служебные выходы коммутатора 11подключены к информационным входамдекодера 17 защиты от ошибок,7 111Из декодера 17 защиты от ошибокинформация поступает в декодер 13фазы, к управляющему входу которого.также подключен выход элемента И 18,выдающего последовательность условноуправляющих импульсов, синхронныхс условно-управляющими импульсами напередаче.Декодер 13 фазы восстанавливает с определенной последовательностью положение импульса СДС, ближайшего .к условно-управляющему, Восстановленный фронт тактовой частоты пере" даваемого СДС используется для регенерации тактовой частоты СДС на приеме, для чего выход декодера 13 фазы подключен к входу блока 14.Восстановленной частотой Г с вы хода блока 14 тактируется управляемый распределитель 15, аналогичный управляемому распределителю 3 на передающей стороне.Управляемый распределитель 15 запускается управляющим импульсом, восстановленным декодером 13 фазы 1257при помощи условно-управляющих импульсов.Следовательно, на выходах управляемого распределителя 15 так.же,как и на передающей стороне, появляются импульсы с первого по и-й илис первого по (и+1), (и)-й в зависи.мости от числа единичных интерваловСДС между управляющими, причем меж- О ду появлением импульсов на выходахуправляемого распределителя 15 наприемной .стороне и управляемого распределителя 3 на передающей сторонеимеется однозначное соответствие,что позволяет правильно восстановитьСДС на приеме.Информационные выходы коммутатора 11 подключены к соответствующимвходам записи информации блока 16 20 памяти. Считывание производится импульсами управляемого распределителя 15. На выходе блока 16 памяти формируется восстановленный сигнал СДС.Таким образом, устройство асин хронного сопряжения цифровых сигналовобеспечивает более высокую точностьсопряжения цифровых сигналов.1111251 Составитель В.ОрлоРедактор Л.ВеселовскаяТехред Т,фанта ктор Е.Сирохман Патент", г.ужгород, ул.Проектн 6321/44 . Тираж, 634ВНИИПИ Государственного копо делам изобретений 113035, Москва, Ж, Рауйская Подписноетета СССРоткрытийаб., д. 4/5