Постоянное запоминающее устройство

СОЮЗ СОВЕТСКИХосцчлюеескнп, ВЯ Зт 50 6 11 С 17/00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. "Электроника", т. 51, 1978, Мф 7,.с. 32.2, Патент США Иф 4208730, кл. 365 - 185,опублик. 1980 (прототип),(54) (57) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕУСТРОЙСТВО, содержащее накопитель, первый дешифратор, выходы которого соединены с разрядными шинами первой группы накопителя, первый блок формирователей тока,выходы которого соединены с разряднымишинами первой и второй групп накопителя,первый вход первого блока формирователейтока соединен с шиной питания, второй входявляется первым тактовым входом устройст.ва, второй дешифратор, входы которого явля. ются адресными входами первой группы уст.ройства, входы первого дешифратора являются адресными входами второй группы устройства, о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия, оно содержит второй, третий и четвертый блоки формирователей тока, входы второго блокаформиро.вателей тока являются адресными входамитретьей группы устройства, его выходы соединены с разрядными шиками второй группынакопителя, а управляющий вход второгоблока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второ.го дешифратора, а выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым входом устройства.Изобретение относится к вычислительной технике, в частности к полупроводниковым постоянным запоминающим устройствам (ПЗУ) применяемым в аппаратуре с цифровой обработкой информации, преимущественная об. 5 ласть использования - цифровые системы обработки данных, генераторы символов, ге нераторы тригонометрических функций, преобразователи кодов, синтез производных логических комбинаций, хранение программ, подпрограмм, табличных данных, констант, внешние устройства ЭВМ и ЦВМ специального назначения и тдИзвестно ПЗУ, содержащее матричный нако. питель, дещифратор разрядных шин, блок формирователей тока предэаряда разрядных шин,дешифратор адресных шин йакопителя Ц,Недостатком этого ПЗУ является низкое быстродействие иэ.за отсутствия формирова ;телей тока по разрядным шинам и адресным шинам накопителя.Наиболее близким по техническому решению к предлагаемому является схема пред.заряда запоминающей матрицы, содержащая 25 накопитель, блок формирователей тока, деши-",фратор разрядных шин накопителя, деши.фратор адресных шин накопителя 2),Однако при выборе адресной шины пако- ЗОпителя происходит заряд паразитной емкостиадресной шины накопителя до высокого уровня потенциала через цепочку последовательносоединенных транзисторов дешифратора адресных шин накопителя и таким образом время заряда (разряда) адресной шины накопи.теля велико, т,е, быстродействие мало, Аналогично происходит переключение и по раз.рядным шинам,Цель изобретения - увеличение быстродействия устройства.Поставленная цель достигается тем, что вустройство, содержащее накопитель, первыйдешифратор, выходы которого соединены сразрядными шинами первой группы накопителя, первый блок формирователей тока,выходы которого соединены с разряднымишинами первой и второй групп накопителя,первый вход первого блока формирователейтока соединен с" шиной питания, второй входявляется первым тактовым входом устройства, второй дешифратор, входы которого являются адресными входами первой группы устройства, входы первого дешифратора являют.ся адресными входами второй группы устройства, дополнительно введены второй, третийи четвертый блоки формирователей тока, при.чем входы второго блока формирователей тока являются адресными входами третьей груп. пы устройства, а его выходы соединены с раэ рядными шинами второй группы накопителя, а управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устрой.ства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, а выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым входом устройства.На фиг. 1 представлена функциональная схема устройства; на фиг. 2 - временные диаграммы, поясняющие работу устройства.Устройство, содержит первый дешифратор 1, второй дешифратор 2, накопитель 3, первый блок 4 формирователей тока, второй блок 5 формирователей тока, третий блок 6 формирователей тока, четвертый блок 7 формирователей тока, транзисторы 8 - 12 первого блока формирователей тока, транзисто.ры 13 - 15 второго блока формирователей тока, транзисторы 16 - 17 третьего блока формирователей тока, транзисторы 18 - 19 четвертого блока формирователей тока, транзисторы 20 - 27 накопителя, первый тактовый вход 28 устройства, второй тактовый вход 29 устройства, шину 30 питания, общую шину 31.Истоки транзисторов 15, 18, 19 подключены к общей шине 31, первые входы транзисторов 8 - 12 первого блока формирователей тока подключены к шине 30 питания, их вторые входы (затворы) подключены к перво му тактовому входу устройства, а выходы соединены с разрядными шинами первой и ВТоррй Грунп НакопИТеля (Т. П 1)%Т 1%1 Й 4 Р"РО 1 Управляющий вход второго блока формирова. телей тока (эатвор транзистора 15) и управляющий вход третьего блока формирователей тока (истоки транзисторов 16, 17) подключены к второму тактовому входу устройства.Выходы второго блока формирователей тока соединены с разрядными щинами второй груп пы накопителя (т, вт,щ), а его входы являются адресными входами третьей группы устройства. Входы третьего блока формирователей тока (эатворы транзисторов 16 и 17) соединены с выходами второго дешифратора (т йм- с 1 п ), а его выходы (стоки транзисторов 16, 17) соединены с адресными пжнами накопителя (т. сС) и выходами- четвертого блока формирователей тока (транзисторы Й и 19), Управляющий вход четвертого блока формирователей тока (затворы транзисторов 18 и 19) соединены с первым тактовым входом устройства, Выходы, первого дешифратора соединены с разрядными шинами3 1096первой группы накопителя (т,гпйз, т 1),а его входы являются адресными входами второй группы устройства, входы второго дешифратора являются адресными входами первойгруппы устройства. 5Работа устройства заключается в следующем.В исходном состоянии в момент т(фиг, 2) по первому тактовому сигналу производится заряд емкостей разрядных шин первой и второй групп накопителя через транзисторы 8 - 12 и "обнуляются" адресные шины накопителя через транзисторы 18, 19 четвертогоблока формирователей тока, При смене адре.са ца каком. либо адресном входе в любойиз трех групп устройства (момент времени 15.т 1) на выбранном выходе второго дешифратора устанавливается высокий уровень напря-;жения и предэаряжает емкости затвор - стоки затвор - исток транзистора 17, так как вэтот момент открыты транзисторы 18 и 19высоким уровнем напряжения сигнала на пер.вом тактовом входе, на втором тактовомвходе - низкий уровень напряжения. Послеокончания смены адресных сигналов (моментвремени 1 ) на втором тактовом входе устанавливается высокий уровень напряжения,а на первом тактовом входе - низкий, Помере возрастания напряжения на втором тактовом входе устройства и синхронно на выбранной адресной шине накопителя увеличива-30ется потенциал на затворе транзистора 17 засчет подкачки напряжения емкостями затвор - .канал, затвор - сток, затвор - исток, При этомна затворе транзистора 17 устанавливается напряжение 352 Епит КСзатв.где К = ----- к 0,7-0,8Сзатв. + Спартем самым уменьшается Время установления 40 высокого потенциала на выбранной адресной шине и адресная шина накопителя заряжаетсядо амплитуды сигнала без потери О аР . Кро. ме того, при смене адреса на каком-либо из адресных входов в любой из трех групп устройства первый дешифратор выбирает од. ну из разрядных шин первой группы накопителя (пусть Ф ), а на разрядной шине тп второй группы накопителя по второму тактовому сигналу устанавливается нулевой по .тенциал, так как в это время открыт высо-ким потенциалом транзистора 15, и открывается транзистор 13 второго блока формирователей тока.Считывание информации происходит следую шим образом.При выбранной вторым дешифратором ад.ресной шине накопителя Си выбранной 693 4рязрядной шине м 2 второй группы накопителя считывание информации возможно из двухзапоминающих ячеек 24 и 25, выполненных либо с толстым, либо с тонким окислом, и расположенным слева и справа от разрядной шинывторой группы накопителя. Выбор одной из запоминающих ячеек определится первым дешифратором, который вибирает разрядную шину первой группы накопителя (пусть п) и тем самым однозначно определится запоминающая ячейка 25. Если запоминающих элемент изготовлен с тонким окислом, то происходит разряд емкости шины и считывается информация, соответствующая логическому нулю. Если же заломи.нающий элемент изготовлен с толстым окис ,лом, то емкость разрядной шины остается заряженной и считывается информация, соответствующая логической единице. Как только считываемая информация поступила на выход на первом тактовом входе, устанавливается высокий уровень напряжения,на втором тактовом входе - низкий. И по первому тактовому сигналу через транзисторы 8 - 12 первого блока формирователей тока производится заряд всех емкостей разрядных шин первой и второй групп накопителя и разряд емкостей ад.ресных шин накопителя через транзисторы 18 и 19 четвертого блока формирователей тока. Таким образом, накопитель подготовлен для нового считывания информации. После смены адреса на каком-либо адресном входе в любой иэ трех групп устройства на пер. вом тактовом входе устанавливается сигнал низкого уровня, на втором тактовом входе - высокого уровня и принцип работы устройства повторяется.За счет применения формирователей тока в обрамлении накопителя и использования тактовых сигналов производится заряд емкостей адресных шин накопителя до напряжения амплитуды тактового сигнала без по. тери Опор, а предзаряд емкостей разрядных шин первой и второй групп накопителя производится в момент прохождения считываемой информации на выход; что повышает быстродействие устройства в 2 раза. За базовый образец принято серийно выпускае. мое изделие К 568 РЕ 1.Техническое преимущество предлагаемого изобретений по сравнению с ба. зовым объектом заключается в том, что . благодаря введению дополнительных функци. опальных блоков, элементов и связей, на ведущих к значительному усложнению конструкции, расширяется область применения ПЗУ за счет увеличения информационной емкости в 16 раз, уменьшения времени счи.тывания на 20%, уменьшения потребляемоймощности на 15%.Ожидаемйй экономический эффект от использования предлагаемого изобретения на единицупродукции составляет 7,5 руб. на изделия. 5 При ориентировочной головой потребности народного хозяйства в ПЗУ с использованием изобретения в 10000 шт, ожидаемый годовой экономический эффект составляет 75 тыс. руб.1096693 4 Ьа Р Составитель Г,ушникова -Техред М.Тенер Редактор В. Л орректор Л,Шеньо аказ 3833 39 Филиал ППП тент", г,ул. Проектнан ИИПИ по 1303Тираж 575 ПодписноеГосударственного комитета СССРлам изобретений и открытийМосква, Ж - 35, Раушская наб., д. 4/5