Запоминающее устройство с коррекцией однократных ошибок

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 9/ 3(50 0 1 ИСАНИЕ РЕТЕН ВТОРСНОМУ ЕТЕЛЬСТ Бю Н,С.Щерба йло 88,8 кое 0 11 одни х пр М., 25 ( о ССС78.нающид редязь",видетельстС 29/00, 1овые запомименение, П"Радио и срототип). в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(21) 3495527/ (22) 28,09.82 (46) 15.02.84 (72) А.Л.Само и Ю.И.фокин (53) 681.327( (56) 1. Автор М 781973, кл,2. Полупро устройства и А.Ю.Гордонова 1981, с. 321(54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО СКОРРЕКЦИЕИ ОДНОКРАТНЫХ ОШИБОК,содержащее основной и дополнительныйблоки памяти, блок кодирования и блоуправления, выход которого подключенк управляющим входам основного блокапамяти и дополнительного блока памяти, входы которого соединены с выходами блока кодирования, входыкоторого объединены соответственнос входами основного блока па. чти иявляются информационными входамиустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия и надежности устройства,в него введенымажоритарных элементов (где- число информационныхвходов устройства) и 2 К сумматоровпо модулю два, выходы которых подключены к одим из входов мажоритарныхэлементов, другие входы которых подключены к одним из выходов основногоблока памяти, а выходы мажоритарныхэлементов являются информационнымивыходами устройства, одни из входосумматоров по модулю два подключенык другим выходам основного блокапамяти, а другие входы - к выходамдополнительного блока памяти.Изобретение относится к запоминающим устройствам статического типа, конкретно к устройствам контроля запоминающих устройств на правильность их работы, и может быть использовано в качестве запоминающего5 устройства в вычислительных системах, к которым подъявляются требования исправления однократных ошибок,Известно запоминающее устройство, содержащее несколько групп элемен-. тов И, регистр адреса, входы которого через элементы И первой группы подключены к управляющей шине, входным шинам и к одним из входов элементов И второй и третьей групп, другие 5 входы элементов И второй и четвертой, третьей и пятой групп соединены соответственно с нулевыми и единичными выходами регистра адреса, выходы элементов И второй группы через 20 соответствуюшие одноразрядные блоки памяти подключены к одним из входов элементв И четвертой группы, выходы элементов И четвертой группы подключены к выходным шинам и выходам элементов И пятой группы, одни из входов элементов И пятой группы подключены к выходам соответствующих одноразрядных блоков памяти, одноразрядный резервный блок памяти, входЗ 0 и выход которого подключены через соответствующие элементы И к входным и выходным контролируемым шинам, причем выход каждого элемента И третьей группы, кроме пос"еднего, соединен через соответствующий одноразрядный блок памяти с одним из входов каждого элемента И пятой группы, кроме последнего, вход последнего элемента И третьей группы соединены через одноразрядный резервный блок памяти с 40 одним из входов последнего элемента И пятой группы, а один из нулевых выходов регистра адреса подключен к одним из входов элемента И 1 .45Недостатком этого устройства является невозможностьоперативного исправления ошибки в момент ее обнаружения, так как для включения резерв-ного блока памяти необходимо в него Переписать информацию неисправного блока памяти. Кроме того, устройство после включения резервного блока,с памяти перестает выполнять функции Исправления ошибок, поскольку контроль с момента обнаружения неисправности55 и переключения на резервный блок не производится.Наиболее близким к изобретению является запоминающее устройство с исправлением однократных. ошибок, со держащее входной регистр числа, подключенный к информационным разрядам Основной памяти и через первый шиф,ратор к входам контрольных разрядов дополнительной избыточной памяти, 65 причем выход разрядов основнойпамяти подключен к выходному регистру числа и через второй шифратор ксхеме сравнения, на другой входкоторой поступают контрольные разряды дополнительной памяти, выходсхемы сравнения через дешифраторсоединен с вторыми входами выходногорегистра числа, выход регистра числа является выходом запоминающегоустройства 2,Недостатком такого устройстваявляется увеличение времени обращенияк устройству. Особенно это сказывается при считывании информации, когда дополнительные операции по обнаружению и коррекции ошибок увеличивают время выборки числа, Потеря быстродействия обусловлена наличием последовательной цепи, состоящей изшифратора, схемы сравнения, дешифратора и выходного регистра числа.Другим недостатком укаэанногоустройства является искажение выходной информации в случае отказа вотдельных узлах устройства, напримерв шифраторе, схеме сравнения или вдешифраторе, что снижает надежность.Цель изобретения - повышение быстродействия и надежности устройстваза счет исправления однократныхошибок не только в разрядах основнойи избыточной памяти, но и в другихблоках устройства и уменьшения глубины декодирования за счет увеличений,количества разрядов избыточной памяти 1Поставленная цель достигается тем,что в запоминающее устройство с коррекцией однократных ошибок, содержащее основной и дополнительный блокипамяти, блок кодирования и блок уп,равления, выход которого подключенк управляющим входам основного блокапамяти и дополнительного блока памяти, входы которого соединены с выходами блока кодирования, входы которого объединены соответственно свходами основного блока памяти иявляются информационными входамиустройства, введены 1 мажоритарныхэлементов (где 1 - число информационных входов устройства) и 2 1 сумматоров по модулю два, выходы которыхподключены к одним из входов мажоритарных элементов, другие входы которых подключены к одним из выходов основного блока памяти, а выходы мажоритарных элементов являются информационными выходами устройства, одни из вхо-.дов сумматоров по модулю два подключенык другим выходам основного блокапамяти, а другие входы - к выходамдополнительного блока памяти.На фиг 1 иэобпажена структурнаясхема запоминающего устройства с коррекцией однократных ошибок, на фиг. 2 - то же, блок управления, 1073799(проверочная) Н - матрица соответ. ственно для (45 и 36) - кода", на,фиг. 5 - соединение мажоритарногоэлемента и сумматоров по модулю два,соответствющее первому разряду устройства для (45 и 36) - кода.Запоминающее устройство с коррек-.ций однократных ошибок содержит(Фиг. 1) основной блок 1 памяти, блок2 управления, блок 3 кодирования,дополйительный блок 4 памяти,1 мажоритарных элементов 51 - 5 к и 2 сумматоров 6 - 6 и 7 - 7, служащих 15для вычисления контрольных проверокУстройство имеет информационные 8и управляющие 9 и 10 входы.Блок 2 управления (фиг. 2) содержит первый элемент НЕ 11, элемент 12 Язадержки, первый 13 и второй 14 формирователи сигналов, второй элементНЕ 15 и формирователь 16 записи.Блок 3 кодирования (фиг. 3) содержит сумматоры 17-25 по модулю два.75Устройство работает следующимобразом,, Режим записи. В этом режиме навходы устройства поступают импульсобращения, признак операции "Запись",ЗОинформационное слово и код адреса,Импульс обращения подается (Фиг, 1и 2) на вход 9, признак "Запись" навход 10; информационное слово навход 8 (вход кода адреса на фиг. 1и 2 не показан). Информационное слово, поступившее на вход 8, подаетсяна блок 3В блоке 3 разряды информации подключаются к входам сумматоров по модулю 2 (фиг, 3) в соответствии с алгоритмом, представленным в 40виде Н - матрицы (фиг. 4) для корректирующего (45 и 36) - кода.В результате на выходе с каждогосумматора образуется сумма, являющаяся одним из дополнительных (избыточных разрядов.Каждый разряд информационногослова (фиг. 4) входит один раз в две(и только в две) суммы. Это позволяет при декодировании одчозначного получить истинное значение любого разряда путем суммирования по модулю два тех разрядов, которые размещены в строке Н - матрицы, содержащей данный разряд.Разряды контрольной информации, полученной.в блоке 3, записываются в блок 4 памяти по импульсу записи с выхода блока 2 управления.Режим считывания. В этом режиме на вход 9 блока 2 управления поступает импульс обращения, а на вход 10 - признак операции "Считывание". В блоке 2 признак "Считывание" запрещает формирование импульсов записи. С выхода блока 2 управления потенциал "Считывание" поступает на входы блоков 1,и 4. По коду адреса из блоков 1 и 4 считывается основная и избыточная информация, которая поступает на входы мажоритарных элементов 5, - 5 и сумматоров б( - бк и 7 - 7. Если ошибок при считывании из блоков 1 и 4 не было, то на выходе соответствующих, например, первому разряду сумматоров б 1 и 7 (фиг. 5) после суммирования разрядов блоков 1 и 4 появляЕтся результат, равный значению первого разряда информации. Сигналы с выходов сумматоров 6( и 7 подаются на два из трехвходов мажоритарного элемента 5(, на третий вход которого подается непосредственно первый разряд, который подлежит коррекции. Если при считывании из блоков 1 и 4 памяти появляется ошибка, например, в первом разряде, то на двух из трех входов мажоритарного элемента 5 верное значение, при этом на его выходе как и в случае отсутствия ошибки появляется значение, соответствующее истинному значению корректируемого разряда информации.Технико-экономическое преимущество предлагаемого устройства перед прототипом состоит в его повышенных быстродействии и надежности.Чодпис каэ 337/50;ВН е та СССРытийаб., д,Филиал ППП "Патент", г, Ужгород, ул. Проектная,ф 11 р Ор фТираж ИИПИ Государст по делам иэоб 035, Москва, Ж 7,5венного комитретений и отк35, Раушская