Устройство для контроля логических блоков

СОКИ СОВЕТСКИХЙЯИЬЛИПЩЕП 4 ИКЯ:.СПУБЛИН ПИСАНИЕ ИЗОБРЕТЕНИЯ У СВИДЕТЕЛЬСТВ ГОСУДЮфСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(56)1. Авторское свидетельство СССР 9 498619, кл. 6 06 Г 11/00, 1973,2. Авторское свидетельство СССР В 607218, кл. 6 06 Г 11/00, 1975 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ,.содержащее счетчик адреса, блок памяти, два регистра, первый блок сравнения, блок индикации, причем выходы счетчика адреса соединены с адресными входами блока памяти, первая группа входов первого блока сравнения соединена с выходами контролируемого логического блока, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности контроля путем. обнаружения отказов блока памяти, введены триггер, элемент ИЛИ, три элемента.И, генератор тактовых импульсов, элемент задержки, второй блок сравнения, причем выходы блока памяти соединены с группой входов первого регистра, первая и вторая группы выходов которого соединены с первой группой входов второго блока сравнения и группой входов второго регистра, выходы которого соединены с второй группой входов второго блока сравнения, первая группа выходов первого регистра соединена с входами контролируемого логического блока, вторая группа выходов первого регистра соединена с второй группой входов первого блока сравнения, выход генератора тактовых импульсов соединен с первымн входами трех элемен". тов И, выход первого элемента И соединен с управляющими входами двух регистров, блока памяти и со счетным входом счетчика адреса, выходы которого соединены с входами элемента ИЛИ, выход которого соединен с вторым входом первого элемента И и через элемент задержки соединен с вто-рым входом третьего элемента И и управлякнцим входом блока индикации, вход запуска устройства соединен с вторым входом второго элемента И, выход которого соединен с входом на чальных установок счетчика адреса и нулевыми входами триггера и двух регистров, выход второго блока сравнения соединен с первым входом блока индикации и нулевым входом счетчика адреса, выход первого блока сравнения соединен с третьим входом третьего элемента И, выход которого, соединен с единичным входом триггера, выход которого соединен с вторым входом блока индикации.Блок 2 памяти предназначен для хранения и выдачи в первый регистр 3 тестовой информации - упорядоченной последовательности тестов. Каждая ячейка блока 2 памяти разделена на две зоны. В разрядах первой зоны ячейки хранятся стимулы - набор сигналов, подаваемых на входы контролируемого логического блока 16, в разря: дах второй зоны хранятся эталоны - набор сигналов, которые должны появиться на выходах контролируемого логического блока 16, если он исправен.,)Первая зона каждой ячейки блока 2 памяти состоит из и двоичных разрядов ),по количеству входов контролируемого логического блока 16 ), вторая зона каждой ячейки блока 2 содержит а двоичных разрядов по количеству выходов .контролируемого логического блока 16)-. При этом первыйстарший ) разряд ячейки соответствует первому входу, второй разряд - второму входу, и-ый разряд - и-ому входу логического блока 16, (и+-1)ый разряд ячейки - первому выходу, (и + 2) -ый разряд - второму выходу.(и+ .+ а )-ый разряд ),младший ) - щ-му выИзобретение относится к вычислительной технике и может быть использовано для контроля логических схем.Известно устройство для контроляцифровых узлов, содержащее блок памяти, блок сравнения, блок индикации и регистр 1 3В этом устройстве при контролелогических схем можно обнаружитьотказы регистра, но нельзя обнаружитьотказы блока памяти, так как возникновение отказа блока памяти будет отображено как отказ контролируемой логической схемы.Наиболее близким по технической сущности к предлагаемому является 15 устройство для контроля цифровых блоков, содержащее блок памяти, счетчик адреса, первый и второй регистры, первый блок сравнения и блок индикации, причем выходы счетчика адреса соединены с адресными входами блока памяти, выходы блока памяти соединены с входами первого регистра, первые выходы которого подключены к первым входам первого блока сравнения ) 2 .В этом устройстве блок индикации также отображает отказы блока памяти как отказы контролируемой логической схемы и исправная логическаясхема может быть принята за неисправную. Блок памяти является изделием высокой сложности, вероятностьотказа которого может быть сравнима с вероятностью отказа контролируемой логической схемы.35Цель изобретения повышение надежности контроля путем обнаружения отказов блока памяти.Поставленная цель достигается тем, что в устройство для контроля логи ческих блоков, содержащее счетчик адреса, блок памяти, два регистра, первый блок сравнения, блок индикации, причем выходы счетчика адреса соединены с адресными входами блока 45 памяти., первая группа входов первого блока сравнения соединена с выходами контролируемого логического блока, введены триггер, элемент ИЛИ, три элемента И, генератор тактовых импуль 5 О сов, элемент задержки, второй блок сравнения, причем выходы блока памяти соединены с группой входов первогб регистра, первая и вторая группы выходов которого соединены с первой группой входов второго блока сравнения и группой входов второго регистра, выходыкоторого соедйнены С второй группой входов второго блока сравнения, первая группа выходов первого регистра соединена с входами контролируемого логического блока, вторая группа выходов первого регистра соединена с второй группой входов первого блока сравнения, выход генератора тактовых импульсов соеди 65 нен с первыми входами трех элементов И, выход первого элемента И соединен с управляющими входами двух регистров, блока памяти и со счетным входом счетчика адреса, выходы которого соединены с входами элемента ИЛИ, выход которого соединен с вторым входом первого элемента И и через элемент задержки соединен с вторым входом третьего элемента И-и управляющим входом блока индикации, вход запуска устройства соединен с вторым входом первого элемента И, выход которого соединен с входом начальных установок счетчика адреса и нулевыми входами триггера и двух регистров, выход второго блока сравнения соединен с первым входом блока индикации и нулевым входом счетчика адреса, выход первого блока сравнения соединен с третьим входом третьего элемента И, выход которого соединен с единичным входом триггера, выход которого соединен с вторым входом блока индикации.На чертеже представлены функциональная схема устройства для контроля логических блоков и контролируемый логический блок.Устройство содержит счетчик 1 адреса, блок 2 памяти, первый регистр 3, второй регистр 4, первый блок 5 сравнения, второй блок 6 сравнения, первый элемент И 7, элемент ИЛИ 8, генератор 9 тактовых импульсов, второй элемент ,И 10, элемент 11 задержки, третий элемент И 12, триггер 13,блок 14 инцикации, вход 15 запуска устройства и контролируемый логический блок 16.ходу логического блока 16. Такимобразом, в каждой ячейке блока 2 памяти хранится один тест - набор стимулов и эталонов, представляющих собойо + в ) разрядное двоичное число, 5где- номер ячейки блока 2 памяти,к - количество ячеек блока 2 памяти.Двоичному числу Т еоответствуетдесятичный эквивалент Д,.и+в(Л д+и Тестовая последовательность, записанная в ячейках блока 2 памяти упорядочена по следующему правилу. Десятичный эквивалент Д теста Т;, записанного в ячейке , меньше или равендесятичному эквиваленту Д;+тестаТ;+1, записанного в ( + 1 1-й ячейке. Если длина тестовой последовательности 0 количество. тестов ) контролируемого логического блока 16оказалась меньше количества ячеекблока 2 памяти 0(К, то в каждой изоставшихся К-У ячеек блока 2 памятирасполагается последний тест Т,имеющий наибольший десятичный эквивалент ДСледовательно тестовая информацйя в блоке 2 памяти расположе- З 0на в порядке неубывания десятичныхэквивалентов тестов.Счетчик 1 адреса предназначендля выбора адресов ячеек .блока 2памяти таким образом, чтобы,жесты 35считывались из блока 2 памяти в порядке возрастания номеров хранящихих ячеек.Первый регистр 3 предназначен дляхранения одного теста Т и выдачи 40в течение одного такта стимулов.на.контролируемый логический блок 16и эталонов на первый блок 5 сравненияВторой регистр 4 предназначен дляхранения теста Т, ; используемогодля контроля логического блока 16в предыдущем такте.Первый блок. 5 сравнения предназначен для поразрядного сравнениязначейий эталонов теста и выходнйхреакций контролируемого логическогоблока 16 на стимулы теста.Второй блок б сравнения предназначен для сравнения десятичногоэквивалента Д теста Т; , храняще 1-1гося во.втором регистре 4 с десятичным эквивалентом Д; теста Т;, хранящегосяв первом регистре 3. Блок 14индикации отображает технологическоесостояние контролируемогологического блока 16 и блока 2 памяти. 60Устройство работает следующимобразом.После. подачи на вход 15 запускаустройства импульса запуска, длигельность которого не меньше периода 65 повторения тактовых импульсов генератора 9 тактовых импульсов, на выходе второго элемента И 10 в момент, ссответствукиций появлению на его первом входе импульса генератора 9 тактовых импульсов, появляется импульс, который подается на входы установки в ноль триггера 13 регистров 3 и 4, и на вход начальных установок счетчика 1 адреса. Триггер 13 и регистры 3 и 4 устанавливаются в нулевое состояние, а счетчик 1 адреса устанавливается в состояние, соответствующее записи в него одного импульса, С выходовсчетчика 1 адреса на адресные входыблока 2 памяти и входы элемента ИЛИ 8, поступают сигналы, соответствующиеадресу первой ячейки блока 2 памяти. Однако считывания информации иэ этойячейки блока 2 памяти не происходит,так как на управляющие входы блока 2 памяти и регистров 3 и 4 не подан тактовый импульс генератора 9. Появившийся на одном иэ выходов счетчика 1адреса сигнал фЛогическая единицами пройдет через элемент ИЛИ 8 на пер- .вый вход первого элемента И 7, разрешая прохождение тактовых импульсов с выхода генератора 9 через перьый элемент 17 на счетный вход счетчика 1 адреса, управляющие входы бло-ка 2 памяти, регистров 3 и 4, и через элемент 11 задержки на один такт, на второй вход третьего элемента И 12.По первому тактовому импульсу, поступившему с выхода генератора 9 через первый элемент И 7, происходит считывание первого теста Т, хранящегося в первой ячейке блока 2 памяти,и запись этого теста в первый регистр3При этом второй регистр 4 остается в нулевом состоянии, С первой группы выходов первого регистра 3 стимулы поступят на входы контролируемого ло. гического блока 16, а эталоны с второй группы выходовпервого регистра 3 поступят на вторую группу входов первого блока 5 сравнения. На первую группу входов блока 5.сравнения начинают поступать сигналы с выходов контролируемого логического блока 16 - реакция на стимулы первого теста. Кроме того, первый тест с первой и второй групп выходов регистра 3 поступает на первую группу входов блока 6 сравнения, на вторую группу входов которого поступает нулевая комбинация сигналов с выходов второ.го регистра 4.К моменту появления на выходе генератора 9 тактовых импульсов второго тактового импульса на выходе элемейта 11 задержки появляется сигнал фЛогическая единица", который. поступает на второй вход третьего элемента И 12. Если контролируемый логический блок 16 неисправен и его реакция на стимулы первого теста не50 правильная, то с выхода первого блока 5 сравнения на третий. вход третьего элемента И 12 поступает сигнал"Логическая едница". При этом второй тактовый импульс, поступая напервый вход третьего элемента И 12,проходит через третий элемент И. 12 наединичный вход триггера 13 и устанавливает его в единичное состояние,соответствующее неисправности контролируемого логического блока 16.Если к моменту появления на выходе генератора 9 тактовых импульсов второго тактового импульса реакция контролируемого логического блока 16 на стимулы первого теста соответствует эталонам, то на выходе первого блока 5 сравнения установитсясигнал "Логический ноль", который,поступая на третий вход третьего эле-.мента И 12, запретит поступление вто рого, тактового импульса на единичныйвход триггера 13Второй тактовый импульс генератора 9 тактовых импульсов через первый элемент И 7 йодается на счетный 25вход счетчика 1 адреса и на управляющие входы блока 2 памяти и регистров3 и 4. После окончания второго тактового импульса второй тест из второйячейки блока 2 памяти запишется впервый регистр 3 и поступит на входыконтролируемого логического блока 16и вторую группу входов первого блока5 сравнения, первый тест из первого регистра 3 перепишется во второй регистр 4, а в счетчике 1 адреса добавится один импульс. На выходах счетчика 1 адреса установятся сигналы, .соответствующие адресу следующей, третьей ячейки блока 2 памяти.Таким образом, по каждому+ 1)- ому тактовому импульсу генератора 9, проходящему на выход первого элемента И 7, с выхода первого блока 5 сравнения через третий элемент И 12 на единичный вход триггера 13 происходит 45 передача сигнала о результате сравнения сигналов с выходов контролируемого логического блока 16 с эталонами теста Т . В то же время во вто" ром блоке 6 сравнения происходит сравнение десятичных эквивалентов Д, и Д; -тестов Т и Т 1 , хранящихся соответственно в регистрах 3 и 4, Если Д; ( Д , то сигнал фЛогическая единица, соответствующий неис правности блока 2 памяти, поступит на первый вход блока 14 индикации и на вход установки в ноль счетчика 1 адреса. При этом счетчик 1 адреса установится в нулевое состояние и с выхода элемента ИЛИ 8 сигнал "Логический ноль" поступит на второй вход первого элемента И 7, запрещая подачу импульсов генератора 9 тактовых импульсов на счетный вход счетчика 1 адреса и управляющие входы блока 2 памяти регистров 3 и 4. С задержкой на одинтакт сигнал Логический ноль" с вЫхода элемента ИЛИ 8 через элемент 11задержки поступит на второй входтретьего элемента И 12 и управляющийвход блока 14 индикации. Сигнал "Логический ноль", поступивший на управляющий вход блока 14 индикации, разрешит отображение неисправности блока 2 памяти.В том случае, когда. при сравнении во втором блоке 6 сравнения оказалос что Д 1, Д;на выходе блока 6 появляется сигйал исправности блока 2 па. мяти "Логический ноль", который не обнуляет:.счетчик 1 адреса, При этом работа устройства продолжится и на счетный вход счетчика 1 адреса, управляющие входы блока 2 памяти регистров 3 и 4 через первый элемент И 7 поступит следующий тактовый импульс.Если в момент подачи очередного тактового импульса на выходе первого блока 5 сравнения установится сигнал неисправности контролируемого логического блока 16 "Логическая единица", то импульс, появившийся на выходе генератора 9 пройдет через третий элемент И 12 на единичный вход триггера 13. Триггер 13 установится в единичное состояние, запомнив факт проявления несиправности блока 16, а сигнал "Логическая единица" с его единичного выхода поступит на второй вход блока 14 индикации. Работа уст- . ройства при этом не прекращается и тактовые импульсы генератора 9 будут поступать на выход первого элемента И 7.Предпоследний, к-ый тактовый импульс генератора 9 тактовых импульсов, пройдя через первый элемент И 7, поступит на счетный вход счетчика 1 адреса. При этом счетчик 1 адреса установится в нулевое состояние, а иэ последней ячейки блока 2 памяти будет записан в первый регистр 3 последний тест Т,стимулы которого поступят на входй контролируемого логического блока 16, а эталоны - на вторую группу входов первого блока 5 сравнения.После обнуления счетчика 1 адреса сигнал Логический ноль" с выхода элемента ИЛИ 8 поступит на второй вход первого элемента И 7 и запретит прохождение тактовых импульсов с выхода генератора 9 через первый элемент И 7. С задержкой на один такт .сигнал Логический ноль" с выхода элемента ИЛИ 8 через элемент 11 задержки поступит на управляющий вход блока " 4 индикации и на второй вход третьего элемента И 12. Если при сравненни по последнему тесту на выходепервого блока 5 сравнения появитсясигнал неисправности контролируемого,логического блока 16 1 Логическая единицаф, то ввиду задержки на один такт сигнала с выхода элемента ИЛИ .8 последний 1 к + 1)-ый импульс генератора 9 тактовых импульсов, поступйвшнй на первый. вход третьего эле 5 ,мента И 12, пройдет на единичный вход триггера 13, Триггер 13, если он был й нулевом состоянии, установится.в единичное состояние. При этом сигнал "Логическая единицами с единичного выхо да триггера 13 поступит на второй вход блока 14 индикации,.а сигнал фЛогический нольде, поданный на управляющий вход блока 14 индикации, разрешит отображение неисправности кон- )5 тролируемого логического блока 16.Если после обнуления счетчика 1 адреса и поступления последнего тактового импульса с выхода генератора 9 триггер 13 будет находиться в нулевом состоянии и с.выхода второго блока 6 сравнения на первый вход блока 14 индикации будет подаваться сигнал фЛогический нолг,ф, свидетель"ствующнй об.отсутствии, неисправностиблока 2 памяти, то сигйал фЛогическнйнольде, поступивший с выхода элемента11 задержки на управляющий вход блока14 индикации, разрешит отображениев блоке 14 индикации исправного состояния контролируемого логического блока 16 и блока 2 памяти. Таким образом, предлагаемое устройство дает воэмржностьво время Контроля логических блоков контролировать техническое состояние блока 2 памяти и обнаруживать неисправно- . сти блока 2 памяти, приводящие к нарушению условия расположения тестов в ячейках блока 2 памяти в порядке неубывания десятичных эквивалентов тестов.1016786 вителлв В. Гречневд В.Далекорей Сос :Тех Редакт Ктор М. лароши да706.венного комитета тений и открытиР 35,:Наурская наб Подписное з 3387/4 8 ТиражВНИИПИ Государстпо делам изобре113035, Косква, Жд, 4/5 Филиал ППП фПатентф, г. Ужгород, ул. Проектная,