Устройство для ввода информации

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик ищ 1005019.(51) М. Кп.з с присоединением заявки Нов 6 Об Р 3/04 Государственный комитет СССР ио делам изобретений и открытийОпубликовано 15.03.83, Бюллетень Йо 10 Дата опубликования описания 150333.(54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ Изобретение относится к автоматике и вычислительной технике и может . быть йспользовано для ввода массивов информации по заданным адресам в блоке оперативной памяти.Известно устройство для ввода информации, содержащее передающие линии связи, соединенные с информационными входами феррит-диодной матрицы памяти,-адресные шины которой соединены с выходами первого и вто.рого распределителей импульсов, а выходы - с входами выходного регистра, первый и второй генераторы Импульсов, выходы которых соединены с входами синхронизации распределителей импульсов, выходы регистра соединены с входами блока памяти ЦВМ(,11.К недостаткам известного устрой ства относятся большие аппаратурные затраты, а также. отсутствие возможности ввода массивов информации, со" держащих начальные адреса записи их в блок памяти, что ограничивает область применения данного устройства.Наиболее близким к изобретению является устройство, содержащее блок управления, дешифратор, счетчик адреса, блок буферной памяти, блокоперативной памяти, регистр адресаи входной регистр, входы которогоявляются соответствующими информа,ционными входами устройства, управляющий вход входного регистра соединен с первым входом блбка управленияи является синхроииэирующнм входомустройства, информационные входысчетчика адреса соединены с соответствующими выходами регистра адреса,выходы - с соответствующими адресными входами блока оперативной памяти, информационные выходы которогоявляются соответствующими выходамиустройства, второй и третий входыблока управления являвтся соответ-.ственно первым и вторим управляющимивходами устройства, первый второйи третий выходы блока управления соединены соответственно с первым ивторым управляющими входами блокаоперативной, памяти и счетным входомсчетчика адреса 2.25 К недостаткам этого устройстваотносится его сложность, обусловленная наличием двух систем выборки-преобразования информации в блоке бу.- ферной памяти, что исключает возмож" 30 ность применения в устройстве стан1005019 щий вход устройства соединен с управляющим входом счетчика адреса,выходы которого соединены с соответствующими входами дешифратора, выходы с первой по четвертую группдешифратора соединены с входами группсоответственно первого, второго,третьего .и четвертого элементов ИЛИ,выходы первого и второго элементов ОИЛИ соединены соответственно с единичным входом и с вторым установочным входом первого триггера, а выхоцы третьего и четвертого элементовИЛИ - с единичным входом и с вторым установочным входом второготриггера, третьи входы первого и второго элементов 2 И-ИЛИ соединены свторым выходом блока управления, выход переноса счетчика числа соединен с четвертым входом блока управления и четвертым входом второгоэлемента 2 И-ИЛИ, выход переноса счетчика разрядов соединен с пятым входом блока управления и с четвертымвходом первого элемента 2 И-ИЛИ, прямой выход второго триггера соединен с шестым входом блока управления и с пятым входом первого элемента 2 И-ИЛИ, выходы первого и второго элементов 2 И-ИЛИ соединены соответственно со счетными входами счет-чика чисел и счетчика разрядов.Кроме того, блок управления содержит формирователь импульсов, третийи четвертый триггеры, третий, четвертый и пятый элементы 2 И-ИЛИ, первый, второй и третий элементы И, первый и второй элементы задержки,пятый элемент ИЛИ, причем вход первого элемента задержки является первым входом блока, единичный входтретьего триггера является вторымвходом блока и соединен с обнуляющим входом четвертого триггера и сустановочным входом формирователяимпульсов, установочный вход третьего триггера и первый вход пятогоэлемента ИЛИ объединены и являются .третьим входом блока, вход второго элемента задержки и первый вход третьего элемента 2 И-ИЛИ объединены и являются четвертым входом блока, первый вход первого элемента И и первый вход четвертого элемента 2 И-ИЛИ являются соответственно пятым и шестым входами блока, прямой выход четвертого триггера соединен с первыми входами пятого элемента 2 И-ИЛИ и второго элемента И, выход которого является первым выходом блока, прямой выход третьего триггера соединен с вторыми входами третьего, четвертого и пятого элементов 2 И-ИЛИ и является шестым выходом блока, инверсный выход третьего триггера соединен с третьими входами третьего, четвертого и пятого элементов 2 И-ИЛИ, с вторым входом дартных микросхем памяти и увеличи-вает аппаратурные затраты на селекцию элементов подмассивов числовойи адресной информацииЦель изобретения - упрощение устройства. 5Указанная цель достигается тем,что в устройство для ввода информации, содержащее блок управления, дешифратор, счетчик адреса блок буфернойпамяти, блок оперативной памяти, регистр адреса и входной регистр,входы которого являются соответствующими информационными входами устройства, управляющий входвходного регистра соединен с, первым входом блока управления и является синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, выходы - с соответствующими адресными входами блока оперативной памяти, информационные выходы которого являются соответствующими выходами устройства, второй и третий входы блока уп д равления являются соответственно первым и вторым управляющими входами устройства, первый, второй и третий выходы блока управления соединенысоответственно с первым и вторым управляющими входами блока оперативной памяти и счетным входом счетчика адреса, введены регистр числа, счетчик чисел и счетчик разрядов, первый и второй элементы 2 И-ИЛИ, первый, второй, третий и четвертый элементы ИЛИ, первый и второй триггеры, причем выход младшего разряда входного регистра соединен с информационным входом блока буферной памяти, выходы счетчика чисел и счетчика разрядов соединены соответственно с входами младших и старших разря- дов адреса блока буферной памяти,выход которого соединен с информационным входом регистра числа, первый уп равляющий вход устройства соединен с первыми установочными входами первого и второго триггеров, а так" же с установочными входами счетчиков адреса, чисел и разрядов, четвертый 5 О выход блока управления соединен с первыми входами первого и второго элементов 2 И-ИЛИ и входами синхронизации входного регистра и регистра числа, пятый выход - с первым управляющим входом блока буферной памяти, шестой - с вторыми входами первогб и второго элементов 2 И-ИЛИ и с вторым управляющим входом блока буферной памяти, седьмой выход " с входами синхронизациипервого и , ф второго триггеров и регистра адреса, управляющий вход которого соединен с прямым выходом первого триггера, информационный вход - с адресным входом устройства, второй управляюпервого элемента И и является вторым выходом блока, третий выход блока соединен с выходом пятого элемента 2 И-ИЛИ, первый выход фор.,мирователя импульсов соединен с четвер м и пятц входами четвертого 5 элемента 2 И-ИЛИ и с вторым входом второго элемента И, второй выход - с четвертым входом пятого элемента 2 И-ИЛИ, третий выход - со счетным входом второго триггера и с первым 10 входом третьего элемента И, выход четвертого элемента 2 И-ИЛИ является пятым выходом блока, выход первого элемента задержки соединен с вторым входом пятого элемента ИЛИ и являет ся седьмым выходом блока, выход пятого элемента ИЛИ.соединен с входом пуска формирователя импульсов, вход останова которого соединен с выходом третьего элемента 2 И-ИЛИ, четвертый вход третьегоэлемента 2 И-ИЛИ соединен с выходом второго элемента задержки, выход первого элемента И соединен с единичным входом четвертого триггера, пятый вход пятого элемента 2 И-ИЛИ соединен с первым входом блока, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, выход которого является четвертым выходом блока.На чертеже представлена схема предлагаемого устройства.Устройство содержит блок 1 управления, дешифратор 2, счетчик 3 адреса, счетчик 4 числа и счетчик 5 разрядов, блок 2 буферной памяти, блок 735 оперативной памяти, регистр 8 адреса, входной регистр 9, регистр 10 числа, информационные входы 11 устройства, вход 12 синхронизации устройства, информационные выходы 13 устройства, управляющие входы 14 и 15 устройства, адресный вход 12, элементы 2 И-ИЛИ 17-21, элементы ИЛИ 22-22,триг - геры 27-30, формирователь 31 импульсов, элементы И 32, 33 и 34, элемен ты 35 и. 32 задержки.Работа устройства осуществляется следующим образом.Сигнал "Начало информации", поступающий на вход 14, устанавливает в нулевое состояние счетчики 3,4 и 5, триггеры 27, 28 и 30, в единичное состояние - триггер 29 и в исходное состояние - формирователь 31 импульсов, Единичный сигнал на прямом выходе триггера 29 переводит в режим записи блок 2 буферной памяти. По 1-му 1 = 1, ,К, где К - количество строк в исходном информационном массиве ) сигналу "Синхронизация" на входе 12 производится параллельная за пись в регистр 9 элементов 1п 1 1-й информационной строки массива, поступающих на информационные входы 11. По данному же сигналу, проходящему через элемент 2 И-ИЛИ 21, уве личиваетсяна единицу содержимое счетчика 3 адреса. Дешифратор 2 расшифровывает содержимое р младших разрядов счетчика 3 ( р Ъ Во К) . Ес- . ли вводимая строка является начальной в 1 -й группе строк (1 =1Фгде + - количество групп строк, содержащих числовую информацию), дешифратор 2 вырабатывает сигнал разрешения установки триггера 28 в единичное состояние, поступающий через-й вход элемента ИЛИ 24 на 5 -вход триггера 28. Далее сигнал "Синхронизация", пройдя через элемент 35 задержки величина задержки определяется временем переходных процессов в,счетчике 3, дешифраторе 2 и элементе ИЛИ 24), поступает на С-вход триггера 28 и устанавливает его в единичное состояние, сохраняющееся на время записи в блок 2 буферной памяти элементов 1-й группы строк. Проходя через элемент ИЛИ 22 сигнал "Синхронизация" запускает Формирователь 31 импульсовВ первом цикле работы Формирователя 31 импульсов при совпадении сигнала с его первого выхода с единичными сигналами с прямых выходов триггеров 28 и 29 срабатывает элемент 2 И-ИЛИ 20 и производится обращение к блоку 2 буферной памяти и запись в него первого элемента информационной строки, содержащейся в регистре 9, По сигналу с третьего выхода формирователя 31, проходящему через элемент 34, осуществля- . ется сдвиг на один разряд содержимого регистра 9. При совпадении сигнала с выхода элемента И 34 с единичными сигналами триггеоов 28 и 29 срабатывает элемент 2 И-ИЛИ 17 и увеличивает на единицу сОдержимое счетчика 4 чисел. В циклах 2,р работы формирователя 31 производится последовательная запись в блок 2 буферной памяти элементов 2, а начальной строки-й группы строк информационного массива. Запись производится аналогично записи первого элемента. В цикле работы формирователя счетчик 4 чисел вырабатывает сигнал переноса, который, проходя через элемент 2 И-ИЛИ 18, увеличивает на единицу содержимое счетчика 5, а проходя через элемент 2 И-ИЛИ 19 на вход стопа формирователя 31, останавливает его работу. Запись последующих строк )-й группы информационного массива в блок 2 буферной памяти происходит аналогично записи начальной строки. При поступлении строки, следующей за 1-й группой строк, дешифратор 2 вырабатывает сигнал разрешения установки триггера 28 в нулевое состояние, поступающий йа -й вход элемента ИЛИ 25 и далее на Р-вход триггера 28. Сигнал фСинхронизация", проходя через элемент 35 задержки1005019 формула изобретения 7поступает на С-вход триггера 28, устанавливая его в нулевое состояние,запрещающее обращение к блоку б буФерной памяти и работу счетчика 4.Еели вводимая строка является начальной в Р -й группе строк (Г =1,где (Ь -количество групп строк,содержащих адресную информацию вэлементах, дешифратор 2 вырабатывает сигнал разрешения установки триггера 27 в единичное состояние, поступающий через г -й вход элементаИЛИ 22 на 5 -вход триггера 27. Сиг. -нал "Синхронизация", проходя черезэлемент 35 задержки, поступает наС-вход триггера 27 и устанавливает этот триггер в единичное состояние, единичный сигнал с него поступает на вход разрешения сдвига регистра 8. Ввод начального и последующих элементов (разрядов) адреснойинформации 0 -й группы осуществляется по сигналу "Синхронизация",проходящему через элемент 35 задержки на вход синхронизации сдвига регистра 8. При поступлении строки,следующей за 0 -й группой строк,дешифратор 2 вырабатывает сигналразрешения установки триггера 27в нулевое состояние, поступающийчерез 6 -й вход элемента ИЛИ 23на В-вход триггера 27. , 30Сигнал "Конец массива информации," поступающий на вход 15 после передачи последней строки массива инфор-мации, переписывает адресную информацию (код адреса) из,регистра 8 всчетчик 3, устанавливает в нулевоесостояние триггер 29, сигнал с единичного выхода которого переводитблок б буферной памяти в режимсчитывания, а сигнал с нулевого вы хада переводит блок 7 оперативной па. мяти в режим записи. Проходя черезэлемент ИЛИ 26, сигнал пКонец массива информацииф запускает Формирователь 31 импульсов. Далее осуществляется щ циклов переписи числовой информации из блока б буферной памятив блок 7 оперативной памяти, каждый из которых состоит из и+1 циклов работы формирователя 31 импульсов. В циклах 1,,и работы Формирователя (и - общее число разрядов,содержащихся в группах 1с числовой инФормации) по сигналам с егопервого выхода, проходящим через элемейт 2 И-ИЛИ 20, происходит обращение к блоку б буферной памяти, Посигналам с третьего выхода Формирователя 31, проходящим через эле, мент И 34,осуществляетсяпоследова-тельный ввод считанных из блока б 60 разрядов чйсла в регистр 10 числа. По данным же сигналам, проходящим че-, рез элемент И 34 и элемент 2 И-ИЛИ 18, увеличивается содержимое счетчика 5 разрядов. В цикле и работы формиро вателя 31 образуется сигнал перено са на выходе счетчика 5 разрядов, который, проходя через элемент 2 И-ИЛИ 17, увеличивает на единицу содержимое счетчика 4 чисел. Сигнал переноса счетчика 5, проходя через элемент И 32, устанавливает в единичное сос" тояние триггер 30, единичный сигнал которого подготавливает к срабатыванию. элементы И 33 и 2 И-ИЛИ 21, а нулевой - закрывает элемент И 34, В цикле р +1 работы Формирователя 31 по сигналу с его.первого выхода, проходящему через элемент И 33, производится обращение к блоку 7 оперативной памяти, при котором в блок 7 записывается число, содержащееся. в регистре 10. По сигналу с второго выхода формирователя 31, проходящему через элемент 2 И-ИЛИ 21, прибавляется единица к содержимому счетчика 3 адреса, а по фронту спада сигнала с третьего выхода формирователя 31 устанавливается в нулевое состояние триггер 30. В цикле Ф(п +1) - 1 работы формирователя 31 импульсов вырабатываются сигналы переноса на выходах счетчиков 4 и 5. Действие сигнала переноса с выхода счетчика 4, проходя через элемент 36 задержки и элемент 2 И-ИЛИ 19 на вход стопа формирователя 31 останавливает его работу по исполнению цикла в(ф+ 1).Таким образом, предложенной устройство выполняет ввод числовой информации в блок оперативной памяти по сопровождающим ее адресам, значительно сокращая при этом аппаратурные.затраты на построение блока. буферной памяти и дешифратора групп строк, содержащих числовую или адресную информацию.Технико-зкономическая эффективность от применения предложенного устройства заключается в том, что по сравнению с прототйпом, являющимся базовым объектом, цредложенное устройство имеет меньший объем оборудования. 1.устройство для ввода информации, содержащее блок управления, дешифратор, счетчик адреса, блок буферной памяти, блок оперативной памяти, регистр адреса и входной регистр, входы которого являются соответствующими информационными входами устройства, управляющий вход входного регистра соединен с первым входом блока управления и является синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, выходы - с соответствующими адресными входами блока1010050199оперативной памяти, информацион- четвертым входом блока управления ные выходы которого являются -соот- и четвертым входом второго элемента ветствующими выходами устройства, 2 И-ИЛИ, выход переноса счетчика развторой и третий входы блока управ- рядов соединен с пятым входом блока ления являются соответственно первым управления и с четвертым входом пери вторым управляющими входами устрой вого элемента 2 И-ИЛИ, прямой. выходства, первый, второй и третий выхо- второго триггера соединен с шестьм ды блока управления соединены соот- входом блока управления и с пятымственно с первым и вторым управ- входом первого элемента 2 И-ИЛИ, выхоляющими входами блока оперативной ды первого и второго элементово 2 И-ИЛИ памяти и счетным входом счетчика 10 соединены соответственно со счетныадреса, о т лреса о т л и ч а ю щ е е с я ми входами счетчика чисел и счетчитем, что, с целью упрощения устрой-ка разрядов. ства, в него введены регистр числа, 2. Устройство по п.1, о т л исчетчик числа и счетчик разрядов, ч а ю щ е е с я тем, что блок уппервый и второй элементы 2 И-ИЛИ, 15 Равления содержит формирователь.им- первый, второй, третий и четвертый пульсов, третий и четвертый триггеры.элементы ИЛИ, первый и второй триг- третий, четвертый и пятый элеменге ы, причем выход младшего разря- ты 2 И-ИЛИ, первый. второй и третий да вхо диого регистра соединен с ин- элементы И, первый и второй элеменформационным входом блока буферной ты задержкй, пятый элемен , р памяти, выходы счетчика числа и счет- чем вход первого элемента задержки чика разрядов соединены соответствен- является первым входом блока,едино с входами младших и старших разря- ничный вход третьего триггера являдов а дреса блока буферной памяти, , ется вторым входом блока и соединент игто ого соединен с-информа- с обнуляющим входом четвертого р . ционным в ходом регистра числа, пер- гера и с установочным входом формивый управляющий вход устройства сое- рователя импульсов. Ус анодинен с первыми установочными вхо- вход третьего триггера и первыйого и второго триггеров, вход пятого элемента ИЛИ объединены дами первого и вблока входу тановочными входами и являются третьим входомйсчетчиков адреса, чисел и разрядов, ЗО второго элемента задержки и первычетвертый выход блока управления сое- вход третьего элемента 2 И-ИЛИ объединен с первыми входами и входами первого и динены и являются четвертым входом второго элементов 2 И-ИЛИ и входами блока, первый вход первого элеменсинхронизации входногодиого регистра и та И н первый вход четвертого элерегистра числа, пятый выход - с пй выход - с пер мента 2 И-ИЛИ являются соответственвым управляющим входом ло аблока буфер- но пятым и шестым входами блока, пряной памяти, шесто й - с вторыми вхо- мой выход четвертого триггера соедами первого и второго элто ого элементовдинен с первым входами пятого элелемента И2 И-ИЛИ, рым управляющим входом мента 2 И-ИЛИ и второго элементаи с втовыхоблока буферно памяти,ф й мяти седьмой, вы р выход которого является первьм ход - с входами синхронизации перво- дом блока,. прямой выход третьего го и второго триггеров и .регистра триггера соединен с вторыми входамитретьего. четвертого и пятого элеадреса, управляющи входментов 2 И-ИЛИ и является шестым выхо-.соединен с прямьм выходом первогот иггера, информационный вход - дом блока, инверсный выход третьего с адресным входом устройства, вто" тригрой управляющий вход устро сустройства сое- дами третьего, четвертого и пятогощимн входом счет- элементов 2 И-ИЛИ. с вторым входом динен с управляющими входомя вто.чика. адреса, выходы которогооторого соедине- первого элемента И и являетс ны с соответствующими вхи входами дешиф- рым выходом блока, третий выход ратора, выходы первой, второй. тре блока соединен с выходом пятогой ешифрато- элемЕнта 2 И-ИЛИ, первый выход фора сое инены с входами групп соответ" мирователя импульсов соединен сго т етьего четвертым и пятым входами четвертогожнта 2 И-ИЛИ вторым хайдом и четвертого элементов ИЛИ. выхопе вого и второго элементовементов ИЛИ, 55 второго элемента И. второй выходс четвертым входом пятого элементаиены соответственно с единичным входом и с вторым установочным 2 И-ИЛИ третий выход - со счетнымвходом второго триггера и с первымом пе вого триггера, а выходывходом третьего элемента .И, выход третьегоего и четвертого элементовчетвертого элемента 2 И-ИЛИ являет- ИЛИ - с единичным входом и с вто- що еочным входом второго триг- ся пятым выходом блока, выход пергера третьи входы первого и второго рого элеменом пятого элемента И ЛИ элементов 2 И-ИЛИ соединены с вторьм вторым входвь- и является седьмыми выходом блока, в- , выходом флока управления, выход пепя ИЛИ оединен реноса счетчика числа соединен с 65 ход пяпятого элемента с-35, Рауш ное НИИПИ Государ по делам изоб 13035, Москва митета Скрытийкая наб. длиал ППП "Патент", г. Ужгород,ул. Проект с входом пуска формирователя импульсов, вход останоза которого соединенс выходом третьего элемента 2 И-ИЛИ,четвертый вход третьего элемента2 И-ИЛИ соединен с выходом второго элемента эадержки, выход первого элемента И соединен с единичным входомчетвертого триггера, пятый вход пятого элемента 2 И-ИЛИ соединен с первым входом блока, инверсный выходчетвертого триггера соединен с вто О рым входом третьего элемента И, выход которого является четвертым выходом блока.Источники информации, принятые во внимание при экспертиэе1. В.Н.Овчинников. Устройство автоматического обмена информацией. М., Э., 1971, с.144, рис.5-122. Устройство УС-НОЗУ-З.Государственная регистрация 9 Х б 0484 (прототип).