Арифметико-логический модуль

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоцмалнстическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 300580 (21) 2933430/18-24 31 М. КЛ.з с присоединением заявки Нов(23) Приоритет -6 06 Г 7/00 ГОсударственный комитет СССР по делам изобретений н открытий(72 Авторы изобретения ВСВОйЗ;:(" амитне- ТЕ ХГ "1 сРСтиут иаяаОт"Е М.А.Гладштейн, В.АБаскаков и В.М,Комаров Рыбинский авиационный технологический инст(54) АРИФМЕТИКО-ЛОГИЧЕСКИЙ МОДУЛЬ Изобретение относится к вычислительной технике и может найти применение при построении однородных универсальных электронных вычислительных машин (ЭВМ) высокой производитэльности.Известен арифметико-логический модуль, который содержит триггеры и первую и вторую группы шин управления, первую и вторую входные и первую и вторую выходные шины данных, входную и первую и вторую выходные шины переноса, входную и выходную шины обратной связи и шину тактовых импульсов, соединенную с входами синхронизации триггеров первого и второго разрядов 13.Недостатком известного модуля являются узкие Функциональные возмож:.ости, обусловленные тем, что каждый разряд и первый Функциональный перенос налево описываются ограниченным набором переключательных Функций трех аргументов: разрядов операндов и первого Функционального переноса налево иэ предыдущего разряда. Этот модуль позволяет реализовать лишь шесть основных операций, выполняемых за один такт синхронизации: арифметическое сложение в дополнительных кодах,поразрядные логическое сложение, умножение я инверсия суммы помодулю 2, сдвиг влево и вправо наодин разряд, Второй Функциональныйперенос налево отсутствует, а функциональный перенос направо сводитсяк одной операции - сдвигу вправо наодин разряд.Наиболее близким к предлагаемомутехническому решению является модуль,который содержит триггеры первого ивторого разрядов; первую и вторуюгруппы шин управления, первую и вторую входные и первую и вторую выходные шины данных, первую входнуюи первую и вторую выходные шины переноса, входную и выходную шины обратной связи, шину тактовых импульсов, первый, второй, третий и четвер"тый мультиплексоры, первую и вторуюасинхронные выходные шины данных,соединенные соответственно с выходомвторого мультиплексора, О-входомтриггера йервого разряда и выходом 25 четвертого мультиплексора, 0-входомтриггера второго разряда, входы синхронизации триггеров первого и второго разрядов соединены с шиной тактовых импульсов, а выходы - с четвер- ЗО тыми управляющими входами первого ивторого мультиплексоров, первой выходной ш ной данных, выходной шиной обратной связи и с четвертыми управляющими входами третьего и четвертого мультиплексоров, второй выходной шиной данных соответственно, первая 5 и вторая входные шины данных соединены с третьими управляющими входами первого и нторого, третьего и четвертого мультиплексорон соответственно, нторые управляющие входы .О первого и второго, третьего н четвертого мультиплексорон соединены соответстненно с первой входной шиной переносаи с выходом первого мультиплексора, первые управляющие входы первого и второго; третьего и четвертого мультиплексоров соответственно соединены, информационныевходы первого и третьего, второго и четвертого мультиплексоров соединены с первой и второй группами шин управления соответственно, а выход третьего мультиплексора соединен с первой выходной шиной переноса 2.Недостатком известного модуля яв-ляются узкие функциональные возможности, обусловленные тем, что каждый разряд результата и первый Функциональныи перенос налево описываются полным набором переключательных Функций лишь четырех аргументов: разрядов операндов, первого переноса из предыдущего разряда и сигнала обратной связи из последующего разряда, что не позволяет реализовать операции совместного анализа операндов, 35 причем второй перенос отсутствует.Цель изобретения - расширение функциональных возможностей модуля за счет выполнения операции сравнения чисел, логических операций с40 проверкой на четность, операции параллельной проверки обоих операндов, на четность, совмещенной поразрядной логической операции со сдвигом результата влево, операции маскирования результатом данной операции следующих разрядов результата другой логической операции над теми же операндами.Поставленная цель достигается тем, что в арифметико-логический модуль, содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине выходных данных модуля, к выходной шине обратной связи модуля, к входу первого операнда первого и второго мультиплексоров, выход второго триггера подключен к второй шине выходных данных модуля и к входу первого операнда третьего и четвертого мульти плексоров, вход второго операнда первого и второго мультиплексоров подключен к первой шине второго операнда модуля, к второй шине второго операнда модуля подключен вход второго опе ранда третьего и четвертого мультиплексоров, группы управляющих входов первого и третьегс мультиплексоров соединены с первой шиной упранления модуля, группы управляющих входов второго и четвертого мультиплексоров соединены с второй шиной управления модуля, первый вход переноса первого и второго мультиплексоров подключен к первой входной шине переноса модуля, первый вход переноса третьего и четвертого мультиплексоров подключен . выходу первого мультиплексора, выход второго мультиплексора соединен с первой асинхронной выходной шиной данных модуля и с О-входом первого триггера, С-вход которого соединен с шиной тактовых импульсов модуля и с С-входом второго триггера, О-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модуля, и с второй асинхронной выходной шиной данных модуля, выход третьего мультиплексора соединен с второй выходной шиной переноса модуля, введены пятый и шестой мультиплексоры,управляющий .вход которых подключен к шине выбора режима модуля, вход переноса пятого мультиплексора соединен с второй входной шиной переноса модуля, вход данных пятого мультиплексора подключен к выходу второго триггера, а выХод - к второму входу переноса первого и второго мультиплексоров, вход переноса шестого мультиплексора соединен с выходом второго мультиплексора, информационный вход - с входной шиной обаатной связи модуля, а выход - с вторым входом переноса третьего и четвертого мультиплексоров.На чертеже показана блоксхема арифметико-логического модуля.Арифметико-логический модуль содержит триггеры 1 и 2, шины 3 и 4 управления, первую шину 5 второго операнда, вторую шину 6 второго операнда, первую и вторую шины 7 и 8 выходных данных, входную шину 9 и выходные шины 10 и 11 переноса, входную шину 12 и выходную шину 13 обратной связи, шину 14 тактовых импульсов, мультиплексоры 15-20, асинхронные выходные шины 21 и 22 данных, вторую входную шину 23 переноса и шину 24 выбора режима.Арифметико-логический модуль работает следующим образом.Двоичный код, подаваемый по шинам 3 и 4, задает вид реализуемой операции над двумя операндами, один из которых записан в триггерах первого 1 и второго 2 разрядов, а второй операнд установлен на входных шинах 5 и 6. На выходах мультиплексоров 16 и 18 формируются соответственно первый и второй разряды кодарезультата операции.При этом 1-тыйразряд результата (первый или второй)в зависимости от уровня сигнала нашине 24 выбора режима есть переключательная функция следующих аргументов: сигнала на 1-той шине выходныхданных (7 или 8); сигнала на 1-тойшине (5 или 6); сигнала первого переноса, поступающего по шине 9 илинепосредственно с выхода мультиплексора 15; и сигнала обратной связи,поступающего непосредственно с шины8 или по шине 12, если уровень сигнала на шине выбора режима равен логическому нулю, либо первых трех аргументов, указанных выше, и сигналавторого переноса, поступающего повторой входной шине 23 переноса илинепосредственно с выхода мультиплексора 16, если уровень сигнала на шине выбора режима равен логическойединице. Вид этой Функции определяется двоичным кодом, подаваемым по шине 4,Одновременно на выходах мультиплексоров 15 и 17 формируются сигналы первого переноса иэ первого и второго разрядов, которые являются переключательными Функциями тех же аргументов, что и сигналы результатаоперации в зависимости от уровня сигнала на шине 24 выбора режима. ВидУэтиХ функций определяется двоичнымкодом, подаваемым по шине 3,По фронту тактового импульса,поступающего по шине 14 на входысинхронизации триггеров 1 и 2 первого и второго разрядов, происходит запись кода результата операции с асинхронных выходных шин 21 и22 данных в триггеры 1 и 2. Этот кодподается на шины 7 и 8. Одновременносигнал с выхода триггера 1 поступаетна выходную шину 13 обратной связи,сигнал с выхода триггера 2 второгоразряда - на вход пятого мультиплексора 19, сигнал с входной шины обратной связи - на вход шестого мультиплексора 20.При этом начнется формирование нового кода результата операции, первый разряд которого поступит на второй информационный вход шестого мультиплексора 20, а второй - на шинупереноса 11, причем на вход пятогомультиплексора 19 поступит сигнал свторой входной шины переноса 23.Одновременно будет происходить формирование первого переноса, которыйс выхода третьего мультиплексора 17 поступит на первуювыходную шину переноса.Код, записанный в триггеры 1 и 2первого и второго разрядов, остаетсянеизменным до прихода Фронта следующего тактового импульса.Использование данного арифметикологическоГо модуля позволяет расширить функциональные воэможности по сравнению с известным устройством.Оно обеспечивает реализацию 2=8,589.934.592 (количество возможныхкодовых комбинаций на шинах управления и шине выбора режима) различных 5 арифметико-логических операций с двумя операндами, каждая из которых выполняется за один такт синхронизации.Это обусловлено тем, что каждыйразряд результата, первый и второй 10 перенос описываются полным наборомпереключательных функций следующихаргументов: либо разрядов операндов,первого переноса из предыдущего разряда и сигнала обратной связи из по- (5 следующего разряда; либо трех первыхвышеназванных, а также сигнала второго переноса иэ предыдущего разряда.Кроме известных, данный арифметико-логический модуль позволяет, например, реализовать операцию сравнения чисел, заданных в пряжах кодах1 результат сравнения , ( или = формируется на первой и второй выходныхшинах переноса); совмещенную поразрядную логическую операцию с проверкой результата на четность; совмещенную операцию выделения хотябы одной 1 из разрядов операндов, следующих эа разрядами, в обоих.из которых находятся 1, с одновременной проверкой результата на четность; операцию па. раллельной проверки обоих операндовна четность (результат формируется напервой Рвторой выходных шинах переноса и имеет 4 исхода: четный-четный;35 четный-нечетный;нечетный-четный;нечет.ный-нечетный);совмещеннуюпоразрядную логическую операциюсо сдвигом реэультата влево; совмещенную поразряднуюлогическую операцию и маскирование 4 результатом этой операции следующихразрядов результата другой поразрядной логической операции,надтеми же операндами.Реализация эа один такт совме щенных арифметико-логических операций позволяет повысить быстродействие предложенного модуля по сравнению с известным.Кроме того, данный модуль может 50. быть использован для реализации систем переключательных функций.Изобретение дает возможность стро"ить однородные универсальные однои мультипроцессорные ЭВМ.Таким образом, будучи выполнениыМв виде большой интегральной схеьы, модуль обеспечит себе широкую сферу применения в области вычислительной техники; начиная от узлов специализированных вычислительных устройств, таких как комбинационные схемы, реализирующие системы переключательных Функций, цифровые анализаторы, универсальные регистры, счетчики, сумматоры и др., и кончая блоками одно.родных универсальных мультимикропроцессорных ЭВМ.Формула .изобретенияАрифметико-логический модуль,содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине выходных данных модуля, к выходной шине обратной связи модуля, к входу первого операнда первого и второго мультиплексО ров, выход второго триггера подключен к второй шине выходных данных модуля и к входу первого операнда третьего и четвертого мультиплексоров, вход второго операнда первого и второго мультиплексоров подключен к первой шине. второго операнда модуля, к,второй шине второго операнда моду ля подключен вход второго Операнда третьего и четвертого мультиплексоров, группы управляющих входов первого и третьего мультиплексоров соединены с пе 1 вой шиной управления модуля, группы управляющих входов второго и четвертого мультиплексоров соединены с второй шиной управления модуля, первый вход переноса первогО и второго мультиплексоров подключен к первой входной шине переноса моду ля, первый вход переноса третьего и четвертого мультиплексоров подключен к выходу первого мультиплексора выход второго мультиплексора соединен с первой асинхронной выходной шиной данных модуля и с 3 -входом перво- го триггера, С-вход которого соединен с шиной тактовых импульсов моду. ля и с С-входом второго триггера,О-вход которого соединен с выходомчетвертого мультиплексора, соединенного с первой выходной шиной переноса модуля, и с второй асинхронной выходной шиной данных модуля, выходтретьего мультиплексора соединен свторой выходной шиной переноса модуля, о т л и ч а ю щ и Й с я тем,что, с целью расширения функциональных возможностей модуля за счет10 выполнения операции сравнения чисел, логических операций с проверкой на четность, операции параллельной проверки обоих операндов начетность, совмещенной поразрядной15 логической .операции со сдвигом результата влево, операции маскирова"ния результатом данной операции сле"дующих разрядов результата другойлогической операции над теми же опе 2 О рандами, в него введены пятый и шестой мультиплексоры, управляющий входкоторых подключен к,шине выбора режнма модуля, вход переноса пятого мультиплексора соединен с второй входной25 шинОЙ переноса модуля, ВхОд данныхпятого мультиплексора подключен квыходу второго триггера, а выход - квторому входу переноса первого и второго мультиплексоров, вход переносашестого мультиплексора, информационныйвхоД - .с входной шиной обратной связи модуля, а выход - с вторым входомпереноса третьего и четвертого муль-;типлексоров,Источники информации,принятые во внимание при экспертизе1. "Зарубежная электронная техника". И. 1977, Р 9, с.19"21,2. Авторское свидетельство СССРпо заявке У 2786482/18-24,40 кл. О 06 Г 7/00, 1979 (прототип),илиал ППП "Патент", г.Ужгород, ул. ВНИИП ьэгь аз 7513/68 Тираж 7 одлисное тная