Устройство для преобразования временных интервалов в двоичный код

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 02.12.80 (21) 3210569/18-21 с присоединением заявки РЙ.СИР во делам изобретение и отхрмткй(72) Авторы изобретения С. Г. Андросенко, И. М. Власов, В, А. Ландык и А, А, Морозов Ордена Ленина институт кибернетики АН Украинс й ССР ЯЯВВВВЙЮ .:4(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОД1Изобретение относится к электронным дискретным устройствам систем автоматики, телемеханики, вычислительной техники и связи и может быть использовано в системах сбора, обработки и передачи многоканального потока информации,Известно устройство для преобразования временных интервалов в двоичный код, содержащее код управления, генератор тактовых импульсов, подключенные к его выходу счетчики, блок вывода информации и логические элементы 1,Работа этого устройства основана на подсчете числа периодов генератора тактовых импульсов в измеряемые интерВьлы времени и представлении полученного числа в двоичном коде, однако оно не может обеспечить надежный прием и достоверную регистрацию поступающих спеременной интенсивностью мощных потоков данных, когда скорость поступления и обьем информации значительно пре вышает пропускную способность средств обработки, и поэтому они не могут быть 2использованы в современных системахвйчислительной техники, предназначенных для приема и обработки данных, поступающих к ним по каналам связи от множества отдаленных терминалов,Известно устройство для преобразования временных интервалов в двоичный.код для процессора сбора, обработки ипередачи многоканального потока информации, которое содержит процессор, вхо дящие.в состав процессора блок управления и блок памяти, а также схему сравнения, регистр адреса массива двоичныхкодов, подключенный выходом к входублока памяти процессора, буферный регистри счетчик с дешифратором на выходе 12.Недостатком известного устройстваявляется отсутствие в нем средств дляпредотвращения ошибок, возникающихвследствие дробления кодовых посылок(а значит и соответствунхцих им временных интервалов) при передаче информации по каналам связи. Вследствие этоголожные изменения состояния канала вос 3 94 ВМпринимаются устройством как истинные,что приводит к неверному принятию решения о значении единиц информации, содержащихся в дробпеных временныхинтервалах,5Наиболее близким по технической сущности является устройство для преобразования временных интервалов в двоичный код содержащее блок управления сгенератором тактовых импульсов на вхо Оде, регистр адреса, подключенный к входублока памяти, регистр числа, блок вычитания, сумматор, блок скорости канада иблок вывода информации, в состав которого входят сдвиговый регистр ( буферный регистр) и счетчик с дешифраторомна выходе, причем первый выход блокауправления подкпючен к входу регистраадреса и к первому входу регистра числа, второй вход которого соединен с выходом блока памяти, а также блок дополнения до бита, блок остатка преобразования, блок временного интервала и схемасравнения. Блок управления, генератортактовых импульсов, блок памяти, регистр 5числа, блок вычитания и сумматор входятв состав процессора 3 3 .Недостатком этого устройства является низкая достоверность преобразованияв случае, если краевые искажения и/илидробление кодовых посылок таково, чтодлительность принятых временных интервалов отличается от длительности передаваемых (идеальных) кодовых посылокболее, чем на половину длительности бита. Кроме того, известное устройство,в процессе преобразования производитбольшое количество операций, что связано с необходимостью сравнения междусобой величин временного интервала,4 Сдополнения до бита и остатка преобразования и с принятием тех или иных решений в зависимости от результатов сравнения. Это ограничивает быстродействиеустройства.Цель изобоетения - повьпцение досто45верности преобразования и быстродействия устройства,Поставленная цель достигается тем,что в устройство для преобразования временных интервалов в двоичный код, содержащее блок управления, первый входкоторого соединен с выходом генераторатактовых импульсов, регистр адреса, выход которого подключен к входу блокапамяти, регистр числа, блок вычитания,сумматор, бло 4 скорости канала и блоквывода информации, первый выход блокауправления подключен к входу регистра адреса и к первому входу регистра числа, второй вход которого соединен с выходом бпока памяти, введены регистрвремени, вычитающий счетчик, два коммутатора, элемент ИЛИ и элемент И,причем второй выход блока управления соединен с первыми входами коммутаторови элемента ИЛИ, вторые входы которыхподключены к третьему выходу блокауправления, четвертый выход которогоподключен к первым входам блока вы-"читания и вычитающего счетчика, а пятый - к первому входу элемента И, второй. вход которого соединен с выходомгенератора тактовых импульсов, а выход - с вторым входом вычитающегосчетчика и первым входом блока вывода информации, второй вход которогоподключен к первому выходу регистрачисла, второй выход которого соединенс третьим входом первого коммутатораи с вторым входом блока вычитания,выход которого подключен к третьемувходу вычитаюшего счетчика, а третийвход - к выходу регистра времени и чет.вертому входу первого коммутатора,второй вход блока управления соединенс выходом вычитаюшего счетчика и стретьим входом второго коммутатора,четвертый вход которого подключен квыходу блока скорости канала, выходыпервого и второго коммутаторов подключены соответственно к первому и второму входам сумматора, третий вход которого соединен с выходом элемента ИЛИи первым входом регистра времени, второй вход которого соединен с выходомсумматора,На чертеже представлена блок-схемаустройства для преобразования временных интервалов в двоичный код.Устройство содержит блок 1 управления, генератор 2 тактовых импульсов,регистр 3 адреса, блок 4 памяти, регистр5 числа, сумматор 6, регистр 7 времени, вычитающий счетчик 8, блок 9 вычитания, блок 10 скорости канала, двакоммутатора 11 и 12, элемент И 13,элемент ИЛИ 14 и блок 15 вывода информации, содержащий сдвиговый регистр16, счетчик 17, дешифратор 18, ключе-вой элемент 19, вход 20 пуска, выходы21-25 блока 1 управления, второй вход26 блока, 1 управления,Блок 1 управления представляетсобой конечный автомат, работающий отгенератора 2 тактовых импульсов и содержащий, как правило счетчик, дешифратор и распределитель импульсов или же5 9459 группу триггеров и связанных с ними логических элементов.Блок 10 скорости канала может быть выполнен в виде регистра, в котором хранится кодовая константа, отображающая представленную дополнительным кодом половину длительности битаиЯ характеризующая скорость передачи данных по каналу связи.ЛгНа чертеже двойными линиями обозна а чены шины передачи данных, одинарнымилинии передачи управлякщих сигналов,Устройство работает следукщим об. разом;В блок 4 памяти предварительно за носят принятые по каналу связи данные в виде кода состояния канала в сопровождении кода текущего времени, отобража-ющего моменты С, изменения состояния канала. При этом масштаб отсчета времей ни всегда можно выбрать таким, чтобы время было представлено в битах и долях бит.По команде. Пуск", подаваемой на вход 20 блока 1 управления, последний посылает последовательно по тактам управляющие сигналы на соответствующие входы блоков устррйства.Первый управляющий сигнал поступает с выхода 21 блока 1 управления на пер- зо вый вход регистра 3 адреса и регистра 5 числа, в результате чего по адресу, хранящемуся в регистре 3 адреса, из бпока 4 памяти в регистр 5 числа переписывается код времени 11 изменения35 состояния канала и код состояния ("0" или "1"), предшествукщего этому изменению. В это же время происходит модификация адреса в регистре 3, Затем блок 1 управления осуществляет безусловный переход во второе состояние, и управляющий сигнал поступает с его выхода 22 на первые (управляющие) входы коммутаторов 11 и 12 и через элемент ИЛИ 14 - на управляющие входы (третий) сумматора 6 и (первый) регистра 745 времени, в результате чего через коммутаторы 11 и 12 - на информационные входы (первый и второй) сумматора 6 из регистра 5 числа поступает код первого значения времени 11 изменения сосЗВ тояния канала, а из блока 10 скорости канала - код (дополнительный), отображающий отрицательное значение половины длительности бита (- - ), и реэульлетат Т =1 - ф с выхода сумматора 61заносится в регистр 7 времени.После этого бпок 1 управления осуществляет безусловный переход в третье 80 6состояние, и управляющий сигнал с его выхода 21 снова поступает на входы регистра 3 адреса и регистра 5 числа, в результате чего по очередному адресу иэ блока 4 памяти в регистр 5 числа переписываются данные о втором време ни 1 изменения состояния канала и о состоянии канала, предшествующем этому изменению.Далее блок 1 управления осуществляет безусловный переход в четвертое состояние и с его выхода 23 на входы счетчика 8 и блока 9 вычитания поступает сигнал, по которому блок 9 определяет разницу между значением времении Т / поступившими на его информациойные входы соответственно Йз регистра.5 числа и регистра 7 времени. Целая часть М числа, полученного в результате атой операции, отображакцая выраженную в битах длительность истинной кодовой посылки, заносится в счетчик 8, с выхода которого эти данные поступают на третий информационный вход коммутатора 12 и на вход 26 блока 1 управления.Если Й=О, что может быть только при условии Ь -4 - и свидетельствуютИет о дроблении кодовой посылки (истинного временного интервала), то блок 1 управления возвращается в третье состояние, и повторяется уже описанный циклопераций со следующей группой )бранных,извлеченных по очередному адресу изблока 4 памяти.Если М; 1, то блок 1 управления. переходит в пятое состояние. При этом управляющий сигнал с его выхода 25 посыпает,на вторые входы коммутаторов 11 и 12 и через элемент ИЛИ 14 - на вхо.ды сумматора 6 и регистра 7 времени. В результате этого через коммутаторы 11 и 12 на входы сумматора 6 иэ регистра 7 времени постуйает код времени Т, а из счетчика 8 - код целого числа М, отображающего длительность первого истинного временного интервала. Результат суммирования Т 1- , а Тй заносятся в регистр 7 времени. Он отображает значение времени, соответствующего середине последнего бита первого временного интервала (первой кодовой посылки).В общем случае значение времени Т,р Т + йсоответствует середине последнего бйта 1 -ой кодовой посылки.Далее блок 1 управления осуществляет безусловный переход в шестое состоям ние, и через его выход 24 на вход элемента И 13 поступает сигнал, раз 7 9459решакщий прохождение тактовых импульсов генератора 2 на счетный вход счетчика 8 и на сдвигающий вход регистра1 6 и вход двоичного счетчика 17 блока15 вывода информации,5Каждый из этих тактовых импульсовсдвигает влево на один разряд содержимое регистра 16 и при этом в его младший разряд заносится бит, значение ("0"или "1 ") которого соответствует сос отоянию канала, зафиксированному врегист-,ре 5 числа,В то же время каждый тактовый импульс увеличивает на единицу содержимоедвоичного счетчика 17 и уменьшает на 15единицу содержимое счетчика 8,Как только содержимое счетчика 8станет равным нулю, блок 1 управлениявозвращается в третье состояние, послечего повторяется уже описанный цикл 20операций со следующей группой данных,извлеченных по очередному адресу изблока 4 памяти,Таким образом, число тактовых импульсов генератора 2, поступивших на 25управляюший вход блока 15 вывода информации, а значит и число бит, зарегистрированных в сдвиговом регистре 16за один цикл, равно М;,Когда сдвцговой регистр 16 блока зО15 вывода информации полностью заполняется, счетчик 17 переполняется, и навсех его выходах (на чертеже они обозначены однойлинией) появляется "0", врезультате чего на выходе дешифратора18 появляется сигнал, открываюший ключевой элемент 19, через который полученные в результате преобразования данныечвыводятся из устройства,Таким образом, предлагаемое устройство, благодаря введению в него вычитаюшего счетчика, регистра времени,двух коммутаторов, элемента И, элемента ИЛИ и новых связей, позволяет, в отличие от известных устройств, отсчитывать единицы информации не от границкодовых посылок, более всего подверженных искажениям, а от середины бит, гдевероятность искажений минимальна, чтона 30-80% (в зависимости от интенсивности помех в канале связи) повышаетдостоверность обрабатываемой информации.При этом в предлагаемом устройствеотсутствуют операции, связанные с оцен 55кой дробной части числа, отображающегодлительность реальных (т,е. имеюших искажения) временных интервалов. Вследствие этого на 2 Ио повьплается быстро 80 8действие устройства по сравнению с известным устройством Г 33Повышение достоверности обрабатываемой информации уменьшает число переспросов и повторных передач данных по каналам связи, что так же, как и повышение быстродействия устройства, приводит к зкономии машинного времени, которая в сумме составляет не менее 20 ,:формула изобретенияУстройство для преобразования временных интервалов в двоичный код, содержашее блок управления, первый вход которого соединен с выходом генератора тактовых импульсов, регистр адреса, выход которого подключен к входу блока памяти, регистр числа, блок вычитания, сумматор, блок скорости канала, и блок вывода информации, первый выход блока управления подключен к входу регистра адреса и к первому входу регистра числа, второй вход которого соединен с выходом блока памяти, о т л и ч а ю - ш е е с я тем, что, с целью повышения достоверности преобразования и быстродействия устройства, в него введены регистр времени, вычитакщий счетчик, два коммутатора, элемент ИЛИ и элемент И, причем второй выход блока управления соединен с первыми входами коммутаторов и элемента ИЛИ, вторые входы которых подключены к третьему выходу блока управления, четвертый выход которого подключен к первым входам блока вычитания и вычитаюшего счетчика, а пятый - к первому входу элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход - с вторым входом вычитаюшего счетчика и с первым входом блока вывода информации, второй вход которого подключен к первому выходу регистра числа, второй выход которого соединен с третьим входом первого коммутатора и с вторым входом блока вычитания, выход которого подключен к третьему входу вычитаюшего счетчика, а третий вход - к выходу регистра времени и четвертому входу третьего коммутатора, второй вход блока управления соединен с выходом вычитаюшего счетчика и с третьим входом второго коммутатора, четвертый вход которого подключен к выходу блока скорости канала, выходы первого и второго коммутаторов подклкчены соответственно к первому и второму входам сумматора, третий вход которого9 948080 Тираж 95 ВНИИПИ Заказ 5349/74 филиал ППП Патент", г. Ужгор сное тная соединен с выходом элемента ИЛИ и первым входом регистра времени, второй вход которого соединен с выходом сумматора.Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Л. 218545, кл, Н 03 К 13/20, 1967. 2. Патент США % 3311889,кл. Н 03 К 13/20, 1969,3, Авторское свидетельство СССР И" 497725, кл. Н 03 К 13/20, 1972.