Синтезатор частот

ны управляющий )К -триггер, КЪтриггеры, логический элемент "2-2 И 2 ИЛИ", логические элементы "И-НЕ",причем логический элемент "2-2 И 2 ИЛИ" включен между фазовым детектором и делителем частоты с перемен 5ным коэффициентом деления, а первыйк.) - триггер - между блоком для выделения разностной частоты и реверсивным счетчиком, тактовый вход которого соединен с третьим выходомделителя частоты с фиксированнымкоэффициентом деления через первыйлогический элемент "И-НЕ", соединенный с прямым выходом управляющегоЭл -триггера, инверсный выход которого подключен к ) - й К - входам 15и к че твертому входу логическогоэлемента "2-ИИЛИ" , третий входкоторого соединен с выходом делителя частоты с перменным коэффициентом деления,при этом первый вход 20логического элемента "2-2 ИИЛИ"подключен ко второму входу делителячастоты с фиксированным коэффициентом деления, а второй - к прямомувыходу управляющего ЭК -триггера, 25тактовый вход которого через второйи третий логический элементы "И-НЕ"подключен к выходам блока для выделения разностной частоты, к которымодновременно йодключены 8 -входы второго и третьего Э -триггеров, аих прямые выходы через четвертыйлогический элемент "И-НЕ" подключены к 8 -входу четвертого 8 -триггера, ) -вход которого соединен свыходом третьего логического эле 35мента "И-НЕ", а инверсный выход - совторым входом второго логическогоэлемента "И-НЕ" и одновременно сЙ -входом управляющего ЭК -триггера,прямой выход которого подключен к 40Р -входам второго и третьего Ртриггеров,При таком выполнении синтезаторачастот первый же импульс с одногоиз выходов блока для выделения разностной частоты заставит сработатьуправляющий Д К -триггер, которыйвключит устройство для автопоиска иразомкнет кольцо ФАПЧ, но так, чтона ФД вместо импульсов с ДПКД начнут поступать вспомогательные импульсы со второго выхода ДФКД, сдвинутыеотносительно основных на 180 о, Этоприведет к тому, что ФД выдаст навход ГУН такое управляющее напряжение, которое в режиме синхронизации 55соответствовало бы захвату ФАПЧ ровно в середине характеристики ФД,т.е. произойдет имитация работыкольца ФАПЧ в режиме синхронизации.Кроме того, на тактовый вход ревер- щ 0сивного счетчика теперь поступаетуже не монотонно убывающая по частоте последовательность импульсов, а.последовательность импульсов с некоторого третьего выхода ДФКД такой постоянной частоты, которая обеспечила бы максимально возможную для дачной системы ФАПЧ скорость вхождения в режим синхронизации, Поскольку при этом устройство для автопоиска подает на второй вход ГУН управляющее напряжения, изменяющееся не плавно, а ступенчато, то наступит такой момент, когда соотношение между частотами импульсов на выходах ДПКД и ДФКД изменится на противоположное. При этом первый же импульс со второго выхода блока для выделения разностной частоты (импульс реверса) заставит сработать управляющий ЭК -триггер, который включит ФАПЧ и отключит автопоиск, т. е. произойдет захвати, причем, в середине характеристики ФД.На чертеже представлена функциональная схема синтезатора частот.Синтезатор частот содержит ОГ 1 и ГУН 2, выходы которых соединены соответственно со входами ДФКД 3 и ДПКД 4. ДФКД 3 имеет три выхода, Первый подключен к одному входу ФД 5, второй - через логический элемент б ко второму входу ФД 5, а третий выход через логический элемент 7, коммутируемый сигналом с прямого выхода управляющего ЭК -триггера 8, соединен с тактовым входом реверсивного счетчика 9, Выход ФД 5 через первый ФНЧ 10 подключен к первому входу ГУН 2. Ко второму входу ФД 5 через логический элемент б подключен также и выход ДПКД 4, Коммутация сигналов с выхоца ДПКД 4 или со второго выхода ДФКД 3 на второй вход ФД 5 через логический элемент б осуществляется с соответствующих выходов управляющего ЭК -триггера 8. Выход ДПКД 4 и первый выход ДФКД 3, кроме того, подключены ко входам блока 11 для выделения разностной частоты.Выходы блока 11, для выделения разностной частоты, подключены к Р - и В - входам первого 3 -триггера 12,. к 3 -входам второго и третьего Рз триггеров 13 и 14 и ко входам логического элемента 15. Выходы первого РЗ-триггера 12 соединены со входами суммирования и вычитания реверсивного счетчика 9. Прямые выходы второго и третьего КВ -триггеров 13 и 14 подключены ко входам логического элемента 16, выход которого соединен с 8 -входом четвертого 1 З -триггера 17. Второй и третий Рь -триггеры 13 и 14, логический элемент 16 и четвертый триггер 17 образуют блок для выделения импульса реверса, который с инверсного выхода четвертого З- триггера 17 поступаетна Й -вход управляющего ЗК -триггера 8 и на вход логического элемента 18. Выход логического элемента 15 соединен с Р входом четвертого 8 -триггера 17 и со вторым входом логического элемента 18, выход которого подключен к тактовому входу управляющего 3 К - триггера 8. 1 -входы второго и третьего %В -триггеров 13 и 14 соединены с прямым выходом управляющего 3 К -триггера 8. Выход каждого разряда реверсивного счетчика 9 соединен с соответствующими входами ЦАП 19, который вырабатывает управляющее напря жение и через второй ФНЧ 20 подает его на второй вход ГУН 2Синтезатор частот работает следующим образом.Предположим, что в начальный момент частота ГУН 2, поделенная ДПКД 4, отличается от частоты ОГ 1, поделенной ДФКД 3. В этом случае на одном из выходов блока 11 для выделения разностной частоты появится отрицательный импульс, который через логические элементы 15 и 18 поступит на тактовый вход управляющего ЭК-триггера 8 и опрокинет его в положение "0" на инверсном выходе. Этот "0", поступая на 3 - и К - входы управляющего К -триггера 8, запрещает его срабатывание от последующих импульсов разностной частоты на тактовом входе, т. е. осуществляет его самоблокировку. Одновременно "0" с инверсного выхода 3 К -триггера 8 запрещает прохождение импульсов с ДПКД 4 через логический элемент б на второй вход ФД 5, а "1" с прямого выхода ЭК -триггера 8 разрешает прохождение через логический элемент б на второй вход ФД 5 импульсов со второго выхода ДФКД 3. Частоты следования импульсов с первого и вто. рого выходов ДФКД 3 равны, по фазе эти импульсы сдвинуты на 180 . Импульсы с первого выхода ДФКД 3 формируют пилообразное напряжение Д о ф5, а импульсы со второго выхода, поступая на второй вход ФД 5 вместо импульсов с ДПКД 4, образуют точнов середине фазовой характеристики выоборки напряжения, которые запоминаются схемой памяти в ФД 5 и через ФНЧ 10 поступают на первый вход ГУН 2. Таким образом, хотя кольцо ФАПЧ и разомкнуто (между выходом ДПКД 4и вторым входом ФД 5), на первый входГУН 2 с выхода ФД 5 через ФНЧ 10 поступает управляющее напряжение, как бы соответствующее "захвату ФАПЧ" ровно в середине фазовой характеристики. Одновременно с этим "1" с прямого выхода 3 К -триггера 8 разрешает прохождение импульсов с третьего выхода ДФКД 3 через логический элемент 7 на тактовый вход реверсивного счетчика 9, т. е. включается устройство для автопоиска. Работа реверсивного счетчика на сложение или на вычитание определяется потенциалами с выхода 3 -триггера 12, который устанавливается в определенноеположение импульсами с выходов блока 11 для выделения разностной частоты. Реверсивный счетчик 9 управляет ЦАП 19, вырабатывающим в зависимости от количества импульсов, поступивших на тактовый вход, ту илииную градацию (ступеньку) постоянного напряжения, которое поступает навторой вход ГУН 2. Под действием этого ступенчатого управляющего напряжения частота на выходе ГУН 2 такжедискретно изменяется в сторону умень-шения частотной разницы на выходахДФКД 3 и ДПКД 4. Так как изменениечастоты происходит дискретно, наступает такой момент, когда скачком будет пройдена точка равенства частот 15 и на реверсивный счетчик 9 поступает команда обратногосчета. Это значит, что В -триггер 12 под действиемпервого отрицательного импульса ре-.верса с другого выхода блока 11 для 2 О выделения разностной частоты опрокинется в противоположкое состояние,В самый начальный момент под действием первого отрицательного импульса с одного из выходов блока 11 длявыделения разностной частоты сработал один из ЙЬ -триггеров 13 или 14,С приходом отрицательного импульса(" импульса реверса") с другого выхода блока 11 для выделения разностнойчастоты сработает второй к 6 -триггер14 или 13, В результате на оба входа логического элемента 16 поступятпо "1" и логический элемент 16 выдаст"0" на В -вход РЗ -триггера 17. Одновременно на-вход Ю -триггер ра 17 с выхода логического элемента15 поступит положительный импульс.Поэтому на инверсном выходе РВ -триггера 17 появится "0", который запретит прохождение импульса с выхода 4 О элемента 15 через элемент 18 на тактовый вход 3 К -триггера 8 и одновременно, этот "0", поступая на Р -вход3 К -триггера 8, опрокинет его в состояние "0" на прямом выходе, Логический "0" с прямого выхода ЗК -триггера 8 запретит прохождение тактовыхимпульсов с третьего выхода ДФКД 3через логический элемент 7 на тактовый вход реверсивного счетчика 9(т, е. отключится автопоиск), устао новит Ы -триггеры 13 и 14 в исходное состояние т. е. состояние "0"на прямых выходах) и запретит прохождение импульсов со второго выходаДФКД 3 через логический элемент б 55 на второй вход ФД 5. Одновременно"1" с инверсного выхода ЭК -триггера8 разрешит прохождение импульсов свыхода ДПКД 4 через логический элемент б на второй вход ФД 5, т. е,замкнется кольцо ФАПЧ и осуществитсязахват в середине характеристики фазового детектора, так как теперьфазовый сдвиг между импульсами с выхода ДПКД 4 и со второго выхода ДФКД3 очень мал и не превышает однойступеньки по управляющему напряжен:с на ГУН 2.Использование данного синтезатора частот позволяет получить максималь ное быстродействие, т. е. минимальное время перехода с одной частоты на другую. Это один из параметров всех синтезаторов частот и особенно тех, который используются в устройствах, где для улучшения помехозащищенности несущая частота все время меняется по какому-либо закону, например в устройствах, где используется способ "адаптации по частоте" Кроме того, захват в середине характеристики ФД дает возможность наиболее эффективно использовать полосу захвата и удержания системы ФАПЧ, обеспечивая тем самым высокие технологические и, эксплуатационные показатели качества иэделий, в которых применяется данный синтезатор, Захват в середине характеристики ФД устраняет возможность срыва синхронизации при помехах.Формула изобретенияСинтезатор частот, содержащий опорный генератор, делитель частоты с фиксированным коэффициентом деления, фазовый детектор, первый фильтр нижних частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, включенные в кольцо фазовой автоподстройки частоты, а также устройство для автопоиска, включенное параллельно фазовому детектору и состоящее из последовательно соединенных блока для выделения разностной частоты, реверсивного счетчика, цифроаналогового преобра- зователя и второго фильтра нижних частот, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия надежного вхождения в режим синхронизации, в него введены управляющий 3 -триггер, %8 -триггеры, логический элемент "2-2 ИИЛИ", логи, 1 1элеменч ы И НЕ р причем логиэкемент 2"2 ИИЛИ" включену пазовым детектором и делителем.1 сты с перменным коэффициентом дел-.,я, а первый Й 8 -триггер - м .ждублоком для выделения разносхной часЭтоты и реверсивным счетчиком тактовый вход которого соединен с .третьимвыходом делителя частоты с фиксированным коэффициентом деления черезпервый логический элемент "И-НЕ",соединенный с прямым выходом управляющего 3 -триггера, инверсный выход которого подключен к 3 - и К -входам и к четвертому входу логического элемента "2-2 ЯИЛИ", третий вход15 которого соединен с выходом делителячастоты с переменным коэффициентомделения, при этом первый вход логического элемента "2-2 ИИЛИ" подключен ко второму входу делителя часто-Щ .ты с фиксированным коэффициентом деления, а второй - к прямому выхо,ду управляющего ЗК -триггера, тактовый вход которого через вторрй и тре.,тий логический элементы "И-НЙ" подключен к выходам блока для выделенияразностной частоты, к которым одновременно подключены 8 -входы второго и третьего Й 8 -триггеров, а ихпрямые выходы через четвертый логический элемент "И-НЕ" подключены к8 -входу четвертого КЯ -триггера,Р -вход которого соединен с выходомтретьего логического элемента "И-НЕ",а инверсный выход - со вторым входом35второго логического элемента "И-НЕ"и одновременно с Й -входом управляющего ЭК -триггера, прямой выходкоторого подключен к Р -входам второго и третьего Й 8 -триггеров.Источники информации,40 принятые во внимание при экспертизе1. Галин А.С. Диапазонно-кварцевая стабилизация СВЧ. М "Связь",1976, с. 33.2. Рыжков А.В. Комбинированная799101 Тираж 999 о ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий 113035, Москва, Ж, Раушская наб., Зака ное Филиал ППП тент , г. Ужгород, ул. Проектная Составитель Ю.Гурин едактор Л.Белоусова Техред Н.Ковалева Корректор Г.Решетник