Цифровой синтезатор частот

О П И С А Н И Е. ИЗОБРЕТЕНИЯ Ссиез Советскик Социалистических Республик(22) Заявлено 170576 (21) 2360599/18-09 )М. ХЛ. Н 03 В 21/02 с присоединением заявки йо Государственный комитет СССР но деаам изобретений н открытийДата опубликования описания 30. 01. 81) Заявител 4) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТ Из кике тема аппак Радьсяител отехсисой 10 Нчая 5 3 обретение относится ии может использоват вх радиосвязи и измер ьнратуре.Известен делитель частоты с дробным коэффициентом деления, состоящий из последовательно соединенных блока управления, программирующего блока, блока исключения импульсов и счетчика, выход блока управления соединен с управляющим входом счетчика, а вход делителя соединен с сигнальным входом блока исключения импульсов и с сигнальным входом программирующего блока, управляющий вход которого связан с выходом делителя 1),Наиболее близким по технической сущности к предлагаемому является цифровой синтезатор частот, содержащий соединенные в кольцо синхронизируемый генератор, делитель частоты с дробным коэффициентом деления, импульсно-фазовый детектор, сумматор и фильтр нижних частот, ко входу импульсно-фазового детектора подключен выход источника опорной частоты, а ко входу сумматора подсоединен выход цифроаналогового преобразователя 2 .Однако известный цифровой синтезатор частот не обеспечивает высокого подавления в выходном сигнале помех, кратных шагу сетки частот.Цель изобретения - улучшение подавления в выходном сигнале помех, кратных шагу сетки частот.Поставленная цель достигается тем, что, в цифровой синтезатор частот, между поразрядными информационными выходами пересчетных схем дробного остатка программирующего блока и соответствующими поразрядными входами цифроаналогового преобразователя:. дополнительно введен блок памяти, управляющий вход которого соединен с выходом делителя. а фиг, 1 представлена структур- электрическая схема цифрового синтезатора частот; на фиг. 2- представлена структурная электрическая схема программирующего блока для одного дробного разряда делителя частоты с дробным коэффициентом деления.Цифровой сии те з атора частот, содержит соединенные в кольцо синхронизируемый генератор 1,делитель 2 частоты с дробным коэФфициентом деления, состоящий из соединенных блока 3 управления, программирующего блока 4,блока 5 исключения импульсов и счетчика б, импульсно-фазовый детектор 7, сумматор 8 и Фильтр нижних частот 9. Выводы блока 3 управления соединены соответственно с управляющим входом счетчика б и управляющим входом программирующего блока 4. Вход делителя 2 частоты с дробным коэФ- фициентом деления соединен с сигналь-. ным входом программирующего блока 4 и с сигнальным входом блока 5 исключения импульсов.1 ОДругой управляющий вход программирующего блока 4 связан с выходом делителя 2 частоты с дробным коэффициентом деления. Ко входу импульсно- фазового детектора 7 подключен вы ход источника 10 опорной частоты, ко входу сумматора 8 подсоединен выход цифроаналогового преобразователя 11. Между поразрядными информационными выходами пересчетных схем дроб ного остатка программирующего блока 4 и соответствующими поразрядными входами цифроаналогового преобразователя 11 дополнительно введен блок памяти 12. Управляющий вход блока памяти 12 соединен с выходом делителя частоты с дробным коэффициентом деления 2.Программирующий блок 4 для одного дробного разряда фиг. 2 ) содержит соединенные в кольцо вентиль 13, управляемую декаду 14 и триггер 15. Сигнальный вход управляемой декады, 14 связан с сигнальным входом пере- счетной схемы 16 дробных остатков, выполненной в виде декады. Выход пересчетной схемы 16 является управляющим выходом программирующего блока 4 . Другие выходы пересчетной схемы 16 являются информационными. Они подключены к выходам триггеров пере счетной схемы 16, образующих декаду. Другой вход вентиля 13 является сигнальным входом программирующего блока 4, Другой вход управляемой декады 14 является управляющим входом программирующего .блока 4 и обеспечивает установку коэффициента деления, Второй вход триггера 15 является другим управляющим входом программирующего блока 4.50Цифровой синтезатор частот работает следующим образом.Частота на выходе синтезатора частот Г =Гоп К, где Гбп - частота источника 10 опорной частоты, К - коэффициент деления делителя 2 часто- О ты с дробным коэффициентом деления. Для примера положим К = 250,4. Установку нужного коэффициента деления обеспечивает блок коэффициента де- ления 250, а управляемая декада 14 р программирующего блока 4 устанавливается для получения коэффициента деления 2.Предположим, что система Фаэовой автоподстройки частоты находится в синхронизме и в пересчетной схеме 16 программирующего блока 4 записано число О, В этом случае импульсы с выхода синхронизируемого генератора 1 будут поступать через блок 5 исключения импульсов на сигнальный вход счетчика б и одновременно на вход пересчетной схемы 16 программирующего блока 4. После поступления 4-х импульсов на вход программирующего блока 4 сигнал с выхода управляемой декады 14 переключит триггер 15, программирующий блок 4 закрывается и в его пересчетчой схеме 16 будет записано число 4. После поступления 250 импульсов на вход счетчика б на выходе делителя 2 частоты с дробным коэффициентом деления появится импульс, который поступит на импульсно-фазовый детектор 7, в программирующий блок 4 и в блок памяти 12.В связи с тем, что требуется коэффициент деления 250,4, в первый цикл деления произведен с коэффициентом 250, то на выходе импульсно- фазового детектора 7 образуется скачок напряжения, пропорциональный дробному остатку, т. е. числу 4.Этот скачок напряжения накладывается на выходное напряжение импульсно-фазового детектора 7 и существует в течение всего второго цикла деления.Поступление выходного импульса делителя 2 частоты с дробным коэффициентом деления на управляющие входыблока памяти 12, обеспечивает запись числа 4 в блок памяти 12.Блок памяти 12 предназначен для хранения в течение последующего цикла деления числа, зафиксированного в пересчетных схемах программирующего блока за предыдущий цикл деления. Для каждого десятичного дробного разряда память состоит из 4-х ячеек по количеству триггеров в пересчетной декаде дробного остатка соответствующего разряда. Каждая ячейка папяти в конце каждого цикла деления с помощью вентилей, управляемых выходным импульсом делителя 2 частотыс дробным коэфФициентом деления, подключается к информационным выходам соответствующей пересчетной схемыдробного остатка. В результате каждаядвухстабильная ячейка памяти принимает положение своего триггера, соответственно 0 или.1, и хранит это состояние до следующего импуль.а с выхода делителя 2 частоты с дробным коэффициентом деления. Блок 12 памяти непосредственно управляет работой цифроаналового преобразователя 11, На выходе цифроаналогового преобра зователя 11 образуется напряжение, которое в аналоговой форме соответствует числу, хранимому в блоке памяти 12. Это напряжение вводится в сумматор 8 для компенсации скачковнапряжения, возникающих на выходе импульсно-фазового детектора 7 из-за дробного деления в кольце Фазовой автоподстройки частоты,Таким образом, на выходе цифроаналогового преобразователя 11 в течение всего второго цикла деления будет напряжение, пропорциональное также дробному остатку,т.е.числу 4. 35 Поступление выходного импульса целителя 2 частоты с дробным коэффициентом деления в программирующий Длок 4 обеспечит переключение триггера 15 и открывание вентиля 13. В результате в программирующий блок 4 поступит еще 2 импульса и в пере счетной схеме 16 будет записано число 8 и т. д.Так как второй цикл деления произведен также с коэффициентом 250, то фазовое рассогласование между щ опорным импульсом 10 и импульсом с выхода делителя 2 частоты с дробным коэффициентом деления, обусловленное дробностью, увеличится, что приведет к образованию на выходе импульсно- фазового детектора 7 скачки напряжения, пропорционального числу 8 и т,д.В третьем цикле деления на вход программирующего блока 4 поступит еще 4 импульса, В результате образуется импульс переполнения пересчет- ЗО ной схемы 16, который воздействует на блок исключения импульсов 5, обеспечивая выполнение этого цикла деления с коэффициентом 251. При этом в пересчетной схеме 16 запишется дробный остаток, т. е. число 2, Так как в третьем цикле деления произойдет коррекция фазы, то на выходе импульсно-фазового детектора 7 после третьего цикла деления скачок напря О жения станет пропорционален также дробному остатку, т, е. числу 2 и Т ДеПредлагаемый цифровой синтезатор частот, обеспечивает получение на выходе цифроаналогового преобразователя ступенчатого напряжения, за- кон изменения которого строго обратен закону изменения ступенчатого напряжения помех, возникающей на выходе импульсно-фазового детектора из- фо за дробного деления, что обеспечивает более полную компенсацию упомянуотых скачков напряжения в кольце фазовой автоподстройки частоты и тем самым улучшает подавление в выходном сигнале помех, кратных шагу сетки частот.формула изобретенияЦиФровой синтезатор частот, содержащий соединенные в кольцо синхро низируемый генератор, делитель частоты с дробным коэффициентом деления, состоящий из последовательно соединенных программирующего блока, блока исключения импульсов и счетчика, блока управления, выходы которого соединены соответственнб с управляющим входом счетчика и управляющим входом программирующего блока, вход делителя частоты с дробным коэффициентом деления соединен с сигнальным входом блока исключения импульсов и с сигнальным входом программирующего блока, другой управляющий вход которого связан с выходом делителя частоты с дробным коэффициентом деления, импульсно-фазовый детектор, сумматор и фильтр нижних частот, причем ко входу импульсно-фазового детектора подключен выход источника опорной частоты, а ко входу сумматора подсоединен выход цифроана логового преобразователя, о т л и ч а ю щ и й с я тем, что, с целью улучшения подавления в выходном сигнале помех, кратных шагу сетки частот, между поразрядными информационными выходами пересчетных схем дробного остатка программирующего блока и соответствующими поразрядными входами цифроаналогового преобразователя дополнительно введен . блок памяти, управляющий вход которого соединен с выходом делителя частоты с дробным коэффициентом деления.. Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 506130, кл. Н 03 К 23/00, 1;.01.74 2. Авторское свидетельство СССРР 470901, кл. Н 03 В 21/02, 12.0173ка одписно лиал ППП "Патент , г. Ужгород, ул. Проектная,89 Тираж 999 ВНИИПИ Государственного комит по делам иэобретений и отк 113035, Москва, Ж, Раушска