Мультипроцессорная вычислительная система

1О Л И-С-А Н И Е ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(22) Заявлено 24,0778 (21) 2648473/18-24 (5)М. Кл,с присоединением заявки йо(23) Приоритет 6 06 Р 15/00Государственный комитет СССР по делам иэобретений н открытий(71) За яв ит ель(54) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА Изобретение относится к вычислительной технике и может быть использовано при проектировании высокопроизводительных и высоконадежных вы числительных систем.Использование при разработке систем, работающих в реальном масштабе времени, многопроцессорных структур с магистральной организацией (О взаимодействия различных функциональных модулей системы, снабженных индивидуальными источниками синхросигна. лов, позволяет гибко наращивать вычислительные ресурсы системы и ее надежность в зависимости от конкретного вида решаемых задач, При этом возникают большие трудности в организации обменов информацией между несинхронно работающими модулями системы и контроля исправности резервированных модулей.Известны многопроцессорные системы, имеющие множества процессоров цифровых данных, работающих с помощью индивидуальных связей с общей памятью. Каждый процессор имеет свое собственное тактирующее устрой" ство, Средства синхронизации выбороч,: но используют какой-либо из индивидуальных тактирующих устройств для сии-ЗО хронизации связи этого или любого другого процессора с общей памятью 1Недостатками таких систем являются большие затраты времени из-за конфликтов при обращении процессоров к общей памяти и невозможность оперативного контроля исправности процессоров при резервировании. Это не позволяет произвольно наращивать число процессоров системы,Известна система синхронизации, предназначенная для нескольких центральных процессоров (ЦП), связанных во время работы с удаленной быстродействукщей буферной память(о(ББП). В каждом иэ ЦП имеется генератор синхросигналов, генерирукщий несинхроиизированные относительно других генераторов синхросигналы. Длительность импульсов, вырабатываемых различными генераторами, одинакова. В состав многопроцессорной системы входит несколько устройств ввода-вывода. ББП сообщается с устройствами ввода-вывода и центральными процессорами с целью приема от них запросов на ввод или вывод информации. В состав логических средствсистемы синхронизации входят управляющие вентили, определяющие какой752342 генератор синхросигналов должен бытьсвязан с центральными процессорами,устройствами ввода-вывода и ББП.Кроме того, логические устройстваосуществляют выработку несколькихсинхросигналов, засинхронизированныходин относительно другого. Каждый иэ,этих синхросигналов по отдельнойлинии связи подается в одно иэустройств ввода-вывода, в ЦП и вББП 2,Недостатком данной системы является отсутствие воэможности непосредственного межпроцессорного обменаи введения резервирования.Недостатками таких вычислительных систем являются наличие централизованной памяти, снижающей надежность системы, затраты оборудования на организацию этой памятии невозможность оперативно контро-.лировать процесс обработки сообще Оний и управлять синхронизмом работы устройства.Цель изобретения - повышение надежности. Это позволяет осуществлять оперативный контроль передаваемой по 50 адресно-информационной,магистрали 60 блок 2 сопряжения, адресно-информаци. Ы Укаэанная цель достигается тем, что в известную многопроцессорную вычислительную систему, содержащую и процессоров, п блоков памяти, и тактовых генераторов, п блоков. сопряжения, первые входы-выходы которых соединены между собой через адресно-информационную магистраль, выход 1-го процессора (1 = 1, и) подключен к первому входу 1-го блока сопряжения, выход 1-го тактового генератора соединен с первым входом 1-го процессора и первым входом 1-го блока памяти, введены и устройств управления синхронизаций, каждое иэ которых содержит блок памяти номера, блок сопряжения с памятью, блок синхронизации, коммутатор и блок. контроля, причем вторые входы- выходы и блоков сопряжения соединены через адресно-информационную магистраль с входами-выходами блоков памяти номера, первыми входами- выходами блоков сопряжения с памятью, первыми входами коммутаторов и первыми входами блоков контроля каждого из п устройств управления синхронизацией, выход 1-го блока сопряжения соединен со входом блока памяти номера и первым входом блока синхронизации 1-го устройства управления синхронизацией, первый выход блока синхронизации 1-го устройства управления синхронизацией подключен ко второму входу 1-го процессора, второй выход блока синхронизации 1-го устройства управления синхронизацией соединен шиной прерывания с третьими входами и процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующе го блока контроля и шиной ответа соединен со вторым входом всех остальных блоков контроля, четвертыйвыход блока синхронизации 1-гоустройства управления синхронизацией соединен со вторым входом коммутатора и первым входом блока сопряжения с памятью того же устройствауправления синхронизацией и вторым входом 1-го блока сопряжения,четвертый выход блока памяти номерасоединен с третьим входом коммутатора, второй выход блока памятиномера подключен ко второму входублока сопряжения с памятью и второму входу блока сопряжения, третийвход которого соединен с первымвыходом коммутатора, четвертыйвход которого подключен к первомувыходу блока сопряжения с памятью,второй выход коммутатора соединенс третьим входом блока контроля,выход которого подключен к пятомувходу блока синхронизации, второй вход-выход блока сопряжения с памятью 1-го устройства управления синхронизацией соединен с выходом-входом 1-го блока памяти, второй выход блока сопряжения с памятью 1-го устройства управления синхронизацией подключен ко второму входу 1-го блокапамяти, третий выход блока сопряжения с памятью 1-го устройства управ -ления синхронизацией соединен счетвертым входом блока контроля ипятым входом блока сопряжения тогоже устройства управления синхронизацией и третьим входом 1-го блокапамяти, выход 1-го процессора соединен с шестым входом блока синхронизации и пятым входом блока контроля -го устройства управления синхронизацией, выход 1-го тактовогогенератора подключен к седьмомувходу блока синхронизации 1-гоустройства управления синхронизацией, при этом вход-выход коммутатора 1-го устройства управления синхронизацией соединен с третьим входом-выходом 1-го блока сопряженияи входом-выходом 1-го процессора. информации и периодически устранять рассогласования между процессорами, возникающие из-за несинхронной работы автономных тактирующих генераторов.Функциональная схема устройства асинхронного взаимодействия модулей в многопроцессорной вычислительнойсистеме показана на чертеже,Устройство содержит процессор 1,онную магистраль 3, блок 4 памяти,устройство 5 управления синхронизацией, тактирующий генератор б,блок 7 контроля, блок 8 синхронизации, шину 9 прерываний, шину 10ЗО По сигналу с управляющего выхода блока 2 сопряжения блок 11 ведущего 4 О процессора посылает код математического номера в магистраль 3. Через магистраль. 3 этот код передается на второй информационный вход блоков 7 контроля тех процессоров, 45 которые выставили запрос на обмен. На первый информационный вход блоков 7 подается собственный математический номер процессора через коммутатор 12. Сравнение происходит 5 О лишь у тех процессоров, чей математический номер послан в магистраль. Если математические номера сравниваются в блоке 7, то блок 8 вырабатывает сигнал ответа на запрос, кото рый по шине 10 ответа на запрос попадает на все блоки 8. Для тех процессоров, у которых есть сигнал сравнения на выходе блока 7 контроля блоки 8 одновременно вырабатывают с приходом ответа на запрос сигнал разрешения начала обмена, Этим заканчивается фаза поиска дублера, Таким образом, если между ведущим процессо" ром и дублером имелось рассогласование, возникшее из-за несинхронной ответа на запрос, блок 11 памяти номера, коммутатор 12, блок 13 сопряжения с памятью,Работа системы производится следующим образом.Блоки 5 обеспечивают временноесогласование выполнения на асинхронно работающих блоках системы такихзадач реального масштаба времени,для решения которых требуется одновременная обработка на разных процессорах различной информации, принятой (снятой с датчиков) в один и тотже момент времени; одновременноеокончание некоторых программ (например, программ выдачи высших команд);дублированная работа процессорови модулей общей памяти для обеспечения надежности системы.В каждрм из перечисленных случаевв блоки 11 тех блоков системы, действия которых должны быть точно согласованы по времени, записываетсяодинаковый математический номер,Один иэ блоков памяти, имеющий одинматематический номер, назначаетсяведущим, а остальные - дублерами(напарниками). ИнФормация об этомтакже хранится в блоке 11.Устройство 5 управления синхронизацией включается в работу приобмене информацией через магистраль 3. Пусть блок 2 сопряжениявыработал сигнал разрешения обменаодному из процессоров системы, Этотпроцессор назовем ведущим, Любойобмен через магистраль начинается 35с фазы поиска процессора-дублера,т.е. процессора, имеющего математический номер, одинаковый с ведущим. работы тактирующих генераторов, оно будет устранено за счет одновременного появления сигнала разрешения начала обмена. В случае, если это рассогласование превысило допустимую, заранее заданную величину, блок 8 вырабатывает сигнал прерывания, свидетельствующий об аварийной ситуации в системе.После окончания фазы поиска дублера происходит собственно обмен информацией. Рассмотрим сначала случай обращения с записью информации процессоров одной дублированной группы к блоку памяти другой.При этом ведущий процессор выдает в магистраль 3 через блок 2 адрес, информацию, признак вывода информации и собственный сигнал синхронизации. Все эти сигналы иэ магистрали попадают на второй информационный вход блоков 7 контроля ведущего процессора и дублера; на первый информационный вход этого блока через коммутатор 12 поступают аналогичные сиг. налы непосредственно с информационных выводов ведущего процессора и дублера соответственно. В случае появления на выходе блока 7 сигнала несравнения блок 8 выдает по шине 9 прерываний сигнал прерывания, свидетельствующий о несравнении. Таким образом, с одной стороны проверяется правильность выдаваемой в магистраль инФормации от ведущего процессора (в блоке 7 при ведущем процессоре) а с другой стороны происходит контроль исправности функционирования ведущего процессора и дублера (в блоке 7 при дублере). Сигнал прерывания поступает по шине 9 на все блоки 8, которые вырабатывают сигналы, запрещающие запись неверной информаций в блоки 4 памяти. Этим устраняется воэможность распространения ошибки за пределы неисправного модуля.Если же сигнал несравнения не был выработан, то при соответствующих блоках памяти блоки 13 сопряжения с памятью дешифрируют адрес из ма" гистрали 3 и пропускают информацию для записи в блок памяти. При обращении со считыванием информации процессоров одйой дублированной группы к блоку памяти устройство 5 управления синхронизацией функционирует следующим образом.Ведущий процессор посылает в магистраль 3 адрес, признак ввода и собственный сигнал синхронизации, Эти сигналы, как и в предыдущем слу" чае, попадают на соответствующие блоки 7. Если сигнал прерывания не вырабатывается, то соответствующие блоки 13 сопряжения с памятьювозбуждают блоки 4 памяти. Информация, считанная из ведущего блока памяти,Формула изобретения йУ в сопровождении сигнала синхронизации блока памяти поступает черезблок 13 в магистраль З.Иэ магистрали3 эти сигналы подаются на второйинФормационный вход блоков 7 контроля при ведущем блоке памяти и блокепамяти-дублере. На первый информационный вход блока 7 через коммутатор 12 поступает информация непосредственно с блока памяти ведущего иблока памяти- дублера соответственно,При несравнении вырабатывается сигнал прерывания, который через блок8 запрещает процессорам прием неверной информации, При сравнении проверенная информация поступает в запрашивающие процессоры: в ведущий - череблок 2 сопряжения, в дублер - черезкоммутатор 12,Таким образом, устройство управления синхронизацией выполняет следукщие функции:производит подсинхронизацию работающих под одним и тем математическим номером процессоров, в результате .чего рассогласование между этимийроцессорами при обмене через магистраль не превышает одного такта;производит контроль исправностиблоков сопряжения, блоков сопряжения с памятью и магистрали.производит контроль исправностипроцессоров путем сравнения выходнойинформации дублера и ведущего,Мультипроцессорная вычислительная система, содержащая и процессоров, и блоков памяти, и тактовых генераторов, и блоков сопряжения, ;.е; входы-выходы которых соединены между собой через адресно-инФормационную магистраль, выход 1-го процессора(1=1,п) подключен к первому входу 1-го блока сопряжения, выход 1-го тактового генератора соединен с первым входом 1-го процессора и первым входом 1-го блока памяти, о тл и ч а ю щ а я с я тем, что, с целью повышения надежности системы, в нее введены и устройств управления синхронизаций, каждое из которых содержит блок памяти номера, блок сопряжения с памятью, блок синхронизации, коммутатор и блок контроля, причем вторые входы-выходы и блоков сопряжения соединены через адресно- информационную магистраль с входами- выходами блоков памяти номера, первыми входами-выходами блоков :опряжения с памятью, первыми входами коммутаторов и первыми входами блоков контроля каждого из п устройств управления синхронизацией, выход 1-го блока сопряжения соединен со входом памяти номера и первым входом блока синхронизации 1-го устройства управления синхронизацией, первый выход блока синхронизации 1-го устройства управления синхронизацией подключен ко второму входу 1-го процессора, второй выход блока синхронизации 1 - го устройства управлениясинхронизацией соединен шиной прерывания с третьим входом п процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующего блока контроля и шиной ответа соединен со вторымвходом всех остальных блоков контроля, четвертый выход блока синхронизации 1-го устройства управления эсинхронизацией соединен со вторымвходом коммутатора и первым входомблока сопряжения с памятью того жеустройства управления синхронизацией и вторым входом 1-го блока 2 О сопряжения, четвертый выход блокапамяти номера соединен с третьимвходом коммутатора, второй выходблока памяти номера подключен ковторому входу блока сопряжения с 25 памятью и второму входу блока сопряжения, третий вход которого соединен с первым выходом коммутатора,четвертый вход которого подключен кпервому выходу блока сопряжения с 3(3 памятью, второй выход коммутаторасоединен с третьим входом блокаконтроля, выход которого подключенк пятому входу блока синхронизации,второй вход-выход блока сопряженияс памятью 1-го устройства управлениясинхронизацией соединен с выходомвходом 1-го блока памяти, второйвыход блока сопряжения с памятью1-го устройства управления синхронизацией подключен ко второму входу1-го блока памяти, третий выходблока сопряжения с памятью 1-гоустройства управления синхронизациейсоединен с четвертым входом блокаконтроля и пятым входом блока сопряжения того же устройства управления синхронизацией и третьим входом 1-го блока памяти, выход 1-гопроцессора соединен с шестым входомблока синхронизации и пятым входом 5 О блока контроля 1-го устройства управления синхронизацией, выход 1-готактового генератора подключен кседьмому входу блока синхронизации1-го устройства управления синхро 55 низацией, при этом вход-выход коммутатора 1-го устройства управлениясинхронизацией соединен с третьимвходом-выходом 1-го блока сопряженияи входом-выходом 1-го процессора,Источники информации,принятые во внимание при экспертизе 1. Патент США Р 3.715,729,кл. 340-1725, 1974. 2, Патент США 9 4.021,784,кл. 340-172.5, 1975 (прототип),752342 Составитель А. БараноРедактор И. Нанкина Техред Я,Ковалева ректор И. Муска каз 4747/ аж 751венногобретени35, Ра одписн 11303 Филиал ППП фПатент, г. Уагород, уО Проект Тир И Государст о делам иэо Москва, ЖП комитета СССР и открытий ушская наб., д. 4/5